CN113741615A - 电压基准电路 - Google Patents

Abstract

本申请涉及一种电压基准电路，包括纳安级偏置电路、基准产生电路和启动电路。所述纳安级偏置电路由多个场效应管组成，用于提供纳安级偏置电流。所述基准产生电路与所述纳安级偏置电路连接，用于产生负温度系数电压和正温度系数电压。所述负温度系数电压与所述正温度系数电压之和为基准电压。所述启动电路的输出端与所述纳安级偏置电路连接，用于使所述纳安级偏置电路达到目标工作电流。所述纳安级偏置电路中未使用电阻和运算放大器，利用所述场效应管来产生所述偏置电流。因此，所述电压基准电路具有超低功耗、面积小的特点。

Description

电压基准电路

技术领域

本申请涉及集成电路设计领域，特别是涉及一种电压基准电路。

背景技术

在智能电网芯片中，电压基准电路提供不随工艺、电压和温度变化的基准电压，是其它模拟电路的基础。电压基准电路的种类较为多样，从温度补偿器件来看，主要分为基于双极型三极管的电压基准和基于CMOS晶体管的电压基准。

在CMOS工艺下，寄生垂直双极型晶体管常被用于设计高精度带隙电压基准。但基于双极型晶体管的带隙电压基准产生电路往往包含多个双极型晶体管以及运算放大器，其功耗往往达到几十微瓦甚至更高。

在智能电网中，很多传感器芯片采用自供电或者电池供电，能源极度匮乏。因此，芯片功耗过高会大大限制其应用场景。同时，大面积的芯片的生产成本高，出货量小，在市场中不占据优势。

发明内容

基于此，有必要针对电压基准电路的功率消耗大，面积大的问题，提供一种电压基准电路。

本申请提供一种电压基准电路。包括：

纳安级偏置电路，由多个场效应管组成，用于提供纳安级偏置电流源；

基准产生电路，与所述纳安级偏置电路连接，用于产生负温度系数电压和正温度系数电压，所述负温度系数电压与所述正温度系数电压之和为基准电压；

启动电路，其输出端与所述纳安级偏置电路连接，用于辅助所述纳安级偏置电路到达理想的工作点。

在其中一个实施例中，所述纳安级偏置电路包括：由PMOS管P1、PMOS管P2、PMOS管P4、PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8和NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4、NMOS管N5、NMOS管N6组成的电流镜以及PMOS管P_A；

所述PMOS管P1的栅极分别与所述PMOS管P1的漏极、所述PMOS管P2的栅极和所述PMOS管P4的源极连接，所述PMOS管P1的源极分别与所述PMOS管P_A的源极和所述PMOS管P6的源极连接，所述PMOS管P1的源极、所述PMOS管P_A的源极和所述PMOS管P6的源极均分别用于与电源连接，所述PMOS管P2的源极与所述PMOS管P_A的漏极连接，所述PMOS管P2的漏极与所述PMOS管P5的源极连接；

所述NMOS管N1的漏极分别与所述PMOS管P4的栅极、所述PMOS管P4的漏极和所述PMOS管P5的栅极连接，所述NMOS管N1的源极与所述NMOS管N2的漏极连接，所述NMOS管N3的源极分别与所述NMOS管N2的栅极、所述NMOS管N4的漏极、所述NMOS管N4的栅极和所述NMOS管N6的栅极连接，所述PMOS管P5的漏极分别与所述NMOS管N1的栅极、所述NMOS管N3的漏极、所述NMOS管N3的栅极、所述NMOS管N5的栅极连接；

所述NMOS管N2的源极分别与所述NMOS管N4的源极和所述NMOS管N6的源极连接，所述NMOS管N2的源极、所述NMOS管N4的源极和所述NMOS管N6的源极均分别用于接地；

所述PMOS管P6的栅极和所述PMOS管P6的漏极均分别与所述PMOS管P7的源极连接，所述P_A的栅极分别与所述PMOS管P7的栅极、所述PMOS管P7的漏极、所述PMOS管P8的栅极、所述PMOS管P8漏极、所述PMOS管P8的源极和所述NMOS管N5的漏极连接，所述NMOS管N5的源极与所述NMOS管N6的漏极连接。

在其中一个实施例中，所述基准产生电路包括：PMOS管P9、PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13、PMOS管P14、PMOS管P15、PMOS管P16、PMOS管P17、PMOS管P18，NMOS管N7、NMOS管N8、NMOS管N9、NMOS管N10、NMOS管N11、NMOS管N12、NMOS管N13、NMOS管N14、NMOS管N15，所述PMOS管P9与所述PMOS管P10、所述NMOS管N9与所述NMOS管N10以及所述NMOS管N14与所述NMOS管N15均分别组成电流镜对，所述NMOS管N8与所述NMOS管N11以及所述NMOS管N12与所述NMOS管N13均分别组成差分对，所述PMOS管P11、所述PMOS管P12、所述PMOS管P13、所述PMOS管P14、所述PMOS管P15、所述PMOS管P16、所述PMOS管P17、所述PMOS管P18形成电流镜；

所述PMOS管P9的栅极与所述PMOS管P1的栅极连接，所述PMOS管P9的源极分别与所述PMOS管P6的源极、所述PMOS管P11的源极、所述PMOS管P13的源极、所述PMOS管P15的源极和所述PMOS管P17的源极连接，所述PMOS管P9的漏极与所述PMOS管P10的源极连接，所述PMOS管P10的栅极分别与所述PMOS管P4的栅极和所述PMOS管P5的栅极连接，所述PMOS管P10的漏极分别与所述NMOS管N7的栅极、所述NMOS管N7的漏极和所述NMOS管N8的栅极连接，所述NMOS管N7的源极分别与所述NMOS管N2的源极、所述NMOS管N4的源极、所述NMOS管N6的源极、所述NMOS管N10的源极和所述NMOS管N15的源极连接；

所述PMOS管P11的栅极分别与所述PMOS管P11的漏极、所述PMOS管P13的栅极和所述PMOS管P12的源极连接，所述PMOS管P12的栅极分别与所述PMOS管P12的漏极、所述PMOS管P14的栅极和所述NMOS管N8的漏极连接，所述NMOS管N8的源极分别与所述NMOS管N9的漏极和所述NMOS管N11的源极连接，所述NMOS管N9的栅极分别与所述NMOS管N1的栅极、所述NMOS管N3的栅极、所述NMOS管N5的栅极和所述NMOS管N14的栅极连接，所述NMOS管N9的源极与所述NMOS管N10的漏极连接，所述NMOS管N10的栅极分别与所述NMOS管N2的栅极、所述NMOS管N4的栅极、所述NMOS管N6的栅极和所述NMOS管N15的栅极连接，所述PMOS管P13的漏极与所述PMOS管P14的源极连接，所述PMOS管P14的漏极分别与所述NMOS管N11的漏极、所述NMOS管N11的栅极和所述NMOS管N12的栅极连接；

所述PMOS管P15的栅极分别与所述PMOS管P15的漏极、所述PMOS管P16的源极和所述PMOS管P17的栅极连接，所述PMOS管P16的栅极与所述PMOS管P16的漏极、所述NMOS管N12的漏极和所述PMOS管P18的栅极连接，所述NMOS管N12的源极分别与所述NMOS管N13的源极和所述NMOS管N14的漏极连接，所述PMOS管P17的漏极与所述PMOS管P18的源极连接，所述PMOS管P18的漏极分别与所述NMOS管N13的栅极和所述NMOS管N13的漏极连接，所述NMOS管N14的源极与所述NMOS管N15的漏极连接。

在其中一个实施例中，所述启动电路包括：NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M6、NMOS管M7、PMOS管M5和PMOS管M8；

所述NMOS管M1的栅极分别与所述NMOS管M1的漏极、所述PMOS管M5的源极和所述PMOS管P1的源极连接，所述NMOS管M1的源极分别与所述NMOS管M2的漏极和所述NMOS管M2的栅极连接，所述NMOS管M2的源极分别与所述NMOS管M3的漏极和所述NMOS管M3的栅极连接，所述NMOS管M3的源极分别与所述NMOS管M4的漏极、所述NMOS管M4的栅极和所述NMOS管M7的栅极连接，所述NMOS管M4的源极分别与所述NMOS管M7的源极、所述NMOS管N2的源极、所述NMOS管N4的源极、所述NMOS管N6的源极、所述NMOS管N7的源极、所述NMOS管N10的源极和所述NMOS管N15的源极连接并接地；

所述PMOS管M5的栅极与所述NMOS管M6的栅极连接，所述PMOS管M5的漏极分别与所述PMOS管M8的栅极和所述NMOS管M6的漏极连接，所述NMOS管M6的源极与所述NMOS管M7的漏极连接，所述，PMOS管M8的源极分别与所述NMOS管M1的漏极、所述NMOS管M1的栅极、所述NMOS管M5的源极、所述PMOS管P1的源极、所述PMOS管P_A的源极和所述PMOS管P6的源极连接，所述PMOS管M8的漏极与所述NMOS管N2的栅极连接。

在其中一个实施例中，所述偏置电流I_A为：

为所述PMOS管P_A的宽长比，μ为载流子迁移率，C_OX为栅氧电容，V_GSA为所述P_A的栅源电压，V_THA为所述P_A的阈值电压，n为亚阈值斜率因子，且1<n<3，V_T为热电压，K_P1为所述PMOS管P1的宽长比，K_P2为所述PMOS管P2的宽长比。

在其中一个实施例中，所述负温度系数电压为：

K为所述NMOS管N7的宽长比，I为偏置电流，V_TH为阈值电压，V_T为热电压，I₀为工艺相关的参数，n为亚阈值斜率因子，且1＜n＜3。

在其中一个实施例中，所述正温度系数电压为：

V_GG＝V_GG1+V_GG2

V_GG1为所述NMOS管N8和所述NMOS管N11组成的差分对的栅极电压差，V_GG2为所述NMOS管N12和所述NMOS管N13组成的差分对的栅极电压差。

在其中一个实施例中，所述NMOS管N8与所述NMOS管N11组成的差分对的栅极电压差为：

I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，V_TH为阈值电压，V_T为热电压，I_N8为流入所述NMOS管N8的电流，I_N11为流入所述NMOS管N11的电流，K_N8为所述NMOS管N8的宽长比，K_N11为所述NMOS管N11的宽长比，K_P13为所述PMOS管P13的宽长比，K_P11为所述PMOS管P11的宽长比；

所述NMOS管N12与所述NMOS管N13组成的差分对的栅极电压差为：

I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，V_TH为阈值电压，V_T为热电压，I_N12为流入所述NMOS管N12的电流，I_N13为流入所述NMOS管N13的电流，K_N12为所述NMOS管N12的宽长比，K_N13为所述NMOS管N13的宽长比，K_P15为所述PMOS管P15的宽长比，K_P17为所述PMOS管P17的宽长比。

在其中一个实施例中，所述基准电压为所述负温度系数电压与所述正温度系数电压之和：

K为所述NMOS管N7的宽长比，I为偏置电流，V_TH为阈值电压，V_T为热电压，I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，K_N8为所述NMOS管N8的宽长比，K_N11所述NMOS管N11的宽长比，K_P13为所述PMOS管P13的宽长比，K_P11为所述PMOS管P11的宽长比，K_N12为所述NMOS管N12的宽长比，K_N13为所述NMOS管N13的宽长比，K_P15为所述PMOS管P15的宽长比，K_P17为所述PMOS管P17的宽长比。

在其中一个实施例中，所述P_A的宽长比

所述NMOS管N7的宽长比K、所述NMOS管N8的宽长比K_N8、所述NMOS管N11的宽长比K_N11、所述NMOS管N12的宽长比K_N12、所述NMOS管N13的宽长比K_N13、所述PMOS管P11的宽长比K_P11、所述PMOS管P13的宽长比K_P13、所述PMOS管P15的宽长比K_P15和所述PMOS管P17的宽长比K_P17满足

T为温度。

本申请实施例所述的电压基准电路，包括纳安级偏置电路、基准产生电路和启动电路。所述纳安级偏置电路由场效应管组成。所述场效应管在所述纳安级偏置电路中产生偏置电流。之后所述偏置电流流入所述基准产生电路，所述基准产生电路输出基准电压。所述纳安级偏置电路中未使用电阻和运算放大器。因此所述电压基准电路具有超低功耗、面积小的特点。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统的电流模电压基准电路图；

图2为传统的电压模电带隙基准电路图；

图3为本申请一实施例提供的电压基准电路图；

图4为本申请一实施例提供的偏置电流的温度特性示意图；

图5为本申请一实施例提供的基准电压的温度特性示意图；

图6为本申请一实施例提供的基准电压的电压调整率示意图。

附图标号说明：

电压基准电路10、纳安级偏置电路100、基准产生电路200、启动电路300、PMOS管P1、PMOS管P2、PMOS管P4、PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9、PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13、PMOS管P14、PMOS管P15、PMOS管P16、PMOS管P17、PMOS管P18、PMOS管P_A、PMOS管M5、PMOS管M8、NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4、NMOS管N5、NMOS管N6、NMOS管N7、NMOS管N8、NMOS管N9、NMOS管N10、NMOS管N11、NMOS管N12、NMOS管N13、NMOS管N14、NMOS管N15、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M6、NMOS管M7。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

请参见图1，在传统的电流模电压基准电路中，两个运算放大器会分别产生一路正比于温度的电流和一路反比于温度的电流。这两路与温度相关的电流由场效应管镜像并求和。形成一路与温度无关的参考电流。因此，通过调整所述参考电流和输出电阻的阻值，就能产生一个稳定的电压。

请参见图2，传统的电压模电带隙基准电路会产生一个正温度系数电压和一个负温度系数电压。输出电压为所述正温度系数电压和负温度系数电压之和。通过调整所述电压模电带隙基准电路中的电阻，可以使所述输出电压近似与温度无关。

在所述电流模电压基准电路和所述电压模电带隙基准电路中，都使用了所述电阻和所述运算放大器。受芯片面积的限制，所述电压基准电路中无法使用阻值过大的所述电阻。因此，功率消耗无法降到最低。同时，所述电阻的使用也限制了所述芯片面积的缩小。

请参见图3，所述电压基准电路10包括纳安级偏置电路100、基准产生电路200和启动电路300。所述纳安级偏置电路100由多个场效应管组成，用于提供纳安级偏置电流。所述基准产生电路200与所述纳安级偏置电路100连接，用于产生负温度系数电压和正温度系数电压。所述负温度系数电压与所述正温度系数电压之和为基准电压。所述启动电路300的输出端与所述纳安级偏置电路100连接，用于辅助所述纳安级偏置电路100达到目标工作电流。

所述纳安级偏置电路100利用场效应管产生偏置电流。所述偏置电流流入所述基准产生电路200进而产生所述基准电压。所述纳安级偏置电路100中未使用电阻，由多个场效应管组成。因此，所述电压基准电路10具有超低功耗、面积小的特点。

在一个实施例中，所述纳安级偏置电路100包括：由PMOS管P1、PMOS管P2、PMOS管P4、PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8和NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4、NMOS管N5、NMOS管N6组成的电流镜以及PMOS管P_A。

所述PMOS管P1的栅极分别与所述PMOS管P1的漏极、所述PMOS管P2的栅极和所述PMOS管P4的源极连接。所述PMOS管P1的源极分别与所述PMOS管P_A的源极和所述PMOS管P6的源极连接。所述PMOS管P1的源极、所述PMOS管P_A的源极和所述PMOS管P6的源极均分别用于与电源连接。所述PMOS管P2的源极与所述PMOS管P_A的漏极连接。所述PMOS管P2的漏极与所述PMOS管P5的源极连接。

所述NMOS管N1的漏极分别与所述PMOS管P4的栅极、所述PMOS管P4的漏极和所述PMOS管P5的栅极连接。所述NMOS管N1的源极与所述NMOS管N2的漏极连接。所述NMOS管N3的源极分别与所述NMOS管N2的栅极、所述NMOS管N4的漏极、所述NMOS管N4的栅极和所述NMOS管N6的栅极连接。所述PMOS管P5的漏极分别与所述NMOS管N1的栅极、所述NMOS管N3的漏极、所述NMOS管N3的栅极、所述NMOS管N5的栅极连接。

所述NMOS管N2的源极分别与所述NMOS管N4的源极和所述NMOS管N6的源极连接。所述NMOS管N2的源极、所述NMOS管N4的源极和所述NMOS管N6的源极均分别用于接地。

所述PMOS管P6的栅极和所述PMOS管P6的漏极均分别与所述PMOS管P7的源极连接。所述P_A的栅极分别与所述PMOS管P7的栅极、所述PMOS管P7的漏极、所述PMOS管P8的栅极、所述PMOS管P8漏极、所述PMOS管P8的源极和所述NMOS管N5的漏极连接。所述NMOS管N5的源极与所述NMOS管N6的漏极连接。

所述PMOS管P_A代替所述电阻在所述纳安级偏置电路100中产生所述偏置电流。所述PMOS管P_A工作在深线性区。同时，由所述PMOS管P1、所述PMOS管P2、所述PMOS管P4、所述PMOS管P5、所述PMOS管P6、所述PMOS管P7、所述PMOS管P8和所述NMOS管N1、所述NMOS管N2、所述NMOS管N3、所述NMOS管N4、所述NMOS管N5和所述NMOS管N6组成的电流镜采取共源共栅结构来提高增益。所述PMOS管P_A的等效电阻为：

为所述PMOS管P_A的宽长比，μ为载流子迁移率，C_OX为栅氧电容，V_GSA为所述PMOS管P_A的栅源电压，V_THA为所述PMOS管P_A的阈值电压。

由于所述PMOS管P1和所述PMOS管P2的栅极电压相等，所述PMOS管P_A的漏源电压表示为：

由(1)(2)式可以得到所述偏置电流为：

为所述PMOS管P_A的宽长比，μ为载流子迁移率，C_OX为栅氧电容，V_GSA为所述PMOS管P_A的栅源电压，V_THA为所述PMOS管P_A的阈值电压，n为亚阈值斜率因子，且1<n<3，V_T为热电压，K_P1为所述PMOS管P1的宽长比，K_P2为所述PMOS管P2的宽长比。

在一个实施例中，所述基准产生电路200包括PMOS管P9、PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13、PMOS管P14、PMOS管P15、PMOS管P16、PMOS管P17、PMOS管P18，NMOS管N7、NMOS管N8、NMOS管N9、NMOS管N10、NMOS管N11、NMOS管N12、NMOS管N13、NMOS管N14、NMOS管N15。所述PMOS管P9与所述PMOS管P10、所述NMOS管N9与所述NMOS管N10以及所述NMOS管N14与所述NMOS管N15均分别组成电流镜对。所述NMOS管N8与所述NMOS管N11以及所述NMOS管N12与所述NMOS管N13均分别组成差分对。所述PMOS管P11、所述PMOS管P12、所述PMOS管P13、所述PMOS管P14、所述PMOS管P15、所述PMOS管P16、所述PMOS管P17、所述PMOS管P18形成电流镜。

所述PMOS管P9的栅极与所述PMOS管P1的栅极连接。所述PMOS管P9的源极分别与所述PMOS管P6的源极、所述PMOS管P11的源极、所述PMOS管P13的源极、所述PMOS管P15的源极和所述PMOS管P17的源极连接。所述PMOS管P9的漏极与所述PMOS管P10的源极连接。所述PMOS管P10的栅极分别与所述PMOS管P4的栅极和所述PMOS管P5的栅极连接。所述PMOS管P10的漏极分别与所述NMOS管N7的栅极、所述NMOS管N7的漏极和所述NMOS管N8的栅极连接。所述NMOS管N7的源极分别与所述NMOS管N2的源极、所述NMOS管N4的源极、所述NMOS管N6的源极、所述NMOS管N10的源极和所述NMOS管N15的源极连接。

所述PMOS管P11的栅极分别与所述PMOS管P11的漏极、所述PMOS管P13的栅极和所述PMOS管P12的源极连接。所述PMOS管P12的栅极分别与所述PMOS管P12的漏极、所述PMOS管P14的栅极和所述NMOS管N8的漏极连接。所述NMOS管N8的源极分别与所述NMOS管N9的漏极和所述NMOS管N11的源极连接。所述NMOS管N9的栅极分别与所述NMOS管N1的栅极、所述NMOS管N3的栅极、所述NMOS管N5的栅极和所述NMOS管N14的栅极连接。所述NMOS管N9的源极与所述NMOS管N10的漏极连接。所述NMOS管N10的栅极分别与所述NMOS管N2的栅极、所述NMOS管N4的栅极、所述NMOS管N6的栅极和所述NMOS管N15的栅极连接。所述PMOS管P13的漏极与所述PMOS管P14的源极连接。所述PMOS管P14的漏极分别与所述NMOS管N11的漏极、所述NMOS管N11的栅极和所述NMOS管N12的栅极连接。

所述PMOS管P15的栅极分别与所述PMOS管P15的漏极、所述PMOS管P16的源极和所述PMOS管P17的栅极连接。所述PMOS管P16的栅极与所述PMOS管P16的漏极、所述NMOS管N12的漏极和所述PMOS管P18的栅极连接。所述NMOS管N12的源极分别与所述NMOS管N13的源极和所述NMOS管N14的漏极连接。所述PMOS管P17的漏极与所述PMOS管P18的源极连接。所述PMOS管P18的漏极分别与所述NMOS管N13的栅极和所述NMOS管N13的漏极连接。所述NMOS管N14的源极与所述NMOS管N15的漏极连接。

在一个实施例中，所述NMOS管N7工作在亚阈值区域，并产生所述负温度系数电压：

K为所述NMOS管N7的宽长比，I为偏置电流，V_TH为阈值电压，V_T为热电压，I₀为工艺相关的参数，n为亚阈值斜率因子，且1＜n＜3。

所述NMOS管N8与所述NMOS管N11组成的差分对和所述NMOS管N12与所述NMOS管N13组成的差分对均工作在亚阈值区域，并产生所述正温度系数电压。

由于所述NMOS管N8和所述NMOS管N11的源极电压相等，所述NMOS管N8和所述NMOS管N11组成的差分对的栅极电压差为：

I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，V_TH为阈值电压，V_T为热电压，I_N8为流入所述NMOS管N8的电流，I_N11为流入所述NMOS管N11的电流，K_N8为所述NMOS管N8的宽长比，K_N11为所述NMOS管N11的宽长比，K_P13为所述PMOS管P13的宽长比，K_P11为所述PMOS管P11的宽长比。

由于所述NMOS管N12和所述NMOS管N13的源极电压相等，所述NMOS管N12和所述NMOS管N13组成的差分对的栅极电压差为：

I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，V_TH为阈值电压，V_T为热电压，I_N12为流入所述NMOS管N12的电流，I_N13为流入所述NMOS管N13的电流，K_N12为所述NMOS管N12的宽长比，K_N13为所述NMOS管N13的宽长比，K_P15为所述PMOS管P15的宽长比，K_P17为所述PMOS管P17的宽长比。

所述正温度系数电压为所述NMOS管N8和所述NMOS管N11组成的差分对的栅极电压差与所述NMOS管N12和所述NMOS管N13组成的差分对的栅极电压差之和：

V_GG＝V_GG1+V_GG2

在一个实施例中，所述基准电压为所述负温度系数电压与所述正温度系数电压之和：

K为所述NMOS管N7的宽长比，I为偏置电流，V_TH为阈值电压，V_T为热电压，I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，K_N8为所述NMOS管N8的宽长比，K_N11所述NMOS管N11的宽长比，K_P13为所述PMOS管P13的宽长比，K_P11为所述PMOS管P11的宽长比，K_N12为所述NMOS管N12的宽长比，K_N13为所述NMOS管N13的宽长比，K_P15为所述PMOS管P15的宽长比，K_P17为所述PMOS管P17的宽长比。

在一个实施例中，所述P_A的宽长比

所述NMOS管N7的宽长比K、所述NMOS管N8的宽长比K_N8、所述NMOS管N11的宽长比K_N11、所述NMOS管N12的宽长比K_N12、所述NMOS管N13的宽长比K_N13、所述PMOS管P11的宽长比K_P11、所述PMOS管P13的宽长比K_P13、所述PMOS管P15的宽长比K_P15和所述PMOS管P17的宽长比K_P17满足

T为温度。

通过调整MOS管的宽长比，使其满足

因此，所述电压基准电路10产生的所述基准电压与温度不相关。

在一个实施例中，所述启动电路300包括NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M6、NMOS管M7、PMOS管M5和PMOS管M8。

所述NMOS管M1的栅极分别与所述NMOS管M1的漏极、所述PMOS管M5的源极和所述PMOS管P1的源极连接。所述NMOS管M1的源极分别与所述NMOS管M2的漏极和所述NMOS管M2的栅极连接。所述NMOS管M2的源极分别与所述NMOS管M3的漏极和所述NMOS管M3的栅极连接。所述NMOS管M3的源极分别与所述NMOS管M4的漏极、所述NMOS管M4的栅极和所述NMOS管M7的栅极连接。所述NMOS管M4的源极分别与所述NMOS管M7的源极、所述NMOS管N2的源极、所述NMOS管N4的源极、所述NMOS管N6的源极、所述NMOS管N7的源极、所述NMOS管N10的源极和所述NMOS管N15的源极连接并接地。

所述PMOS管M5的栅极与所述NMOS管M6的栅极连接。所述PMOS管M5的漏极分别与所述PMOS管M8的栅极和所述NMOS管M6的漏极连接。所述NMOS管M6的源极与所述NMOS管M7的漏极连接。所述PMOS管M8的源极分别与所述NMOS管M1的漏极、所述NMOS管M1的栅极、所述NMOS管M5的源极、所述PMOS管P1的源极、所述PMOS管P_A的源极和所述PMOS管P6的源极连接。所述PMOS管M8的漏极与所述NMOS管N2的栅极连接。

在所述纳安级偏置电路100中，通常有两个或两个以上的工作点，且其中一个所述工作点为零电流状态。所述纳安级偏置电路100无法自主从所述零电流状态中脱离出来。此时，所述纳安级偏置电路100连接的所述电源电压即使为非零值，所述纳安级偏置电路100中的电流也是零。因此，需要启动电路300来辅助所述纳安级偏置电路100达到目标工作电流。当所述启动电路300接通所述电源时，Q点为高电位。此时，所述PMOS管M5、所述NMOS管M6和所述PMOS管M8均导通，P点有电流流入。所述启动电路300使所述纳安级偏置电路100达到了目标工作电流。所述纳安级偏置电路100可以自主产生所述偏置电流。此时，所述Q点的电压会降低。所述PMOS管M5、所述NMOS管M6和所述PMOS管M8截止，不再影响所述电压基准电路10的工作。

在一个实施例中，使用Cadence Spectre平台对基于SMIC(中芯国际)1P7M(1层晶体管7层金属连线)55nmULP(超低功耗)CMOS(互补金属氧化物半导体)进行工艺设计的超低功耗电压基准电路10进行版图绘制和电路仿真。在室温下，当电源电压为3.3V时，所述电压基准电路10输出的所述基准电压为585.8mV。所述电压基准电路10的功耗为124.8nW。

请参见图4，所述偏置电流随温度变化。所述电源电压为3.3V。在所述温度小于30℃时，所述偏置电流的大小基本不变。当所述温度大于30℃时，场效应管的二阶效应使所述偏置电流增大。有助于对所述基准电压温度曲线的二阶补偿。

请参见图5，所述基准电压随温度变化。所述电源电压为3.3V。温度变化范围为-10℃—120℃时，所述基准电压为585.8mW，所述基准电压的偏差最大为0.6mV，温度系数为7.91ppm/℃。

图6为所述基准电压的电压调整率示意图。在室温下，所述电源电压从1.6V增大到3.3V，所述基准电压仅增大21mV。

所述电压基准电路10还具有不易受温度变化影响、不易受电源电压影响的优点。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为本专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种电压基准电路，其特征在于，包括：

纳安级偏置电路(100)，由多个场效应管组成，用于提供纳安级偏置电流；

基准产生电路(200)，与所述纳安级偏置电路(100)连接，用于产生负温度系数电压和正温度系数电压，所述负温度系数电压与所述正温度系数电压之和为基准电压；

启动电路(300)，其输出端与所述纳安级偏置电路(100)连接，用于辅助所述纳安级偏置电路(100)达到目标工作电流。

2.如权利要求1所述的电压基准电路，其特征在于，所述纳安级偏置电路(100)包括：由PMOS管P1、PMOS管P2、PMOS管P4、PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8和NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4、NMOS管N5、NMOS管N6组成的电流镜以及PMOS管P_A；

所述PMOS管P1的栅极分别与所述PMOS管P1的漏极、所述PMOS管P2的栅极和所述PMOS管P4的源极连接，所述PMOS管P1的源极分别与所述PMOS管P_A的源极和所述PMOS管P6的源极连接，所述PMOS管P1的源极、所述PMOS管P_A的源极和所述PMOS管P6的源极均分别用于与电源连接，所述PMOS管P2的源极与所述PMOS管P_A的漏极连接，所述PMOS管P2的漏极与所述PMOS管P5的源极连接；

所述NMOS管N1的漏极分别与所述PMOS管P4的栅极、所述PMOS管P4的漏极和所述PMOS管P5的栅极连接，所述NMOS管N1的源极与所述NMOS管N2的漏极连接，所述NMOS管N3的源极分别与所述NMOS管N2的栅极、所述NMOS管N4的漏极、所述NMOS管N4的栅极和所述NMOS管N6的栅极连接，所述PMOS管P5的漏极分别与所述NMOS管N1的栅极、所述NMOS管N3的漏极、所述NMOS管N3的栅极、所述NMOS管N5的栅极连接；

所述NMOS管N2的源极分别与所述NMOS管N4的源极和所述NMOS管N6的源极连接，所述NMOS管N2的源极、所述NMOS管N4的源极和所述NMOS管N6的源极均分别用于接地；

所述PMOS管P6的栅极和所述PMOS管P6的漏极均分别与所述PMOS管P7的源极连接，所述P_A的栅极分别与所述PMOS管P7的栅极、所述PMOS管P7的漏极、所述PMOS管P8的栅极、所述PMOS管P8漏极、所述PMOS管P8的源极和所述NMOS管N5的漏极连接，所述NMOS管N5的源极与所述NMOS管N6的漏极连接。

3.如权利要求1所述的电压基准电路，其特征在于，所述基准产生电路(200)包括：PMOS管P9、PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13、PMOS管P14、PMOS管P15、PMOS管P16、PMOS管P17、PMOS管P18、NMOS管N7、NMOS管N8、NMOS管N9、NMOS管N10、NMOS管N11、NMOS管N12、NMOS管N13、NMOS管N14、NMOS管N15，所述PMOS管P9与所述PMOS管P10、所述NMOS管N9与所述NMOS管N10以及所述NMOS管N14与所述NMOS管N15均分别组成电流镜对，所述NMOS管N8与所述NMOS管N11以及所述NMOS管N12与所述NMOS管N13均分别组成差分对，所述PMOS管P11、所述PMOS管P12、所述PMOS管P13、所述PMOS管P14、所述PMOS管P15、所述PMOS管P16、所述PMOS管P17、所述PMOS管P18形成电流镜；

所述PMOS管P9的栅极与所述PMOS管P1的栅极连接，所述PMOS管P9的源极分别与所述PMOS管P6的源极、所述PMOS管P11的源极、所述PMOS管P13的源极、所述PMOS管P15的源极和所述PMOS管P17的源极连接，所述PMOS管P9的漏极与所述PMOS管P10的源极连接，所述PMOS管P10的栅极分别与所述PMOS管P4的栅极和所述PMOS管P5的栅极连接，所述PMOS管P10的漏极分别与所述NMOS管N7的栅极、所述NMOS管N7的漏极和所述NMOS管N8的栅极连接，所述NMOS管N7的源极分别与所述NMOS管N2的源极、所述NMOS管N4的源极、所述NMOS管N6的源极、所述NMOS管N10的源极和所述NMOS管N15的源极连接；

所述PMOS管P11的栅极分别与所述PMOS管P11的漏极、所述PMOS管P13的栅极和所述PMOS管P12的源极连接，所述PMOS管P12的栅极分别与所述PMOS管P12的漏极、所述PMOS管P14的栅极和所述NMOS管N8的漏极连接，所述NMOS管N8的源极分别与所述NMOS管N9的漏极和所述NMOS管N11的源极连接，所述NMOS管N9的栅极分别与所述NMOS管N1的栅极、所述NMOS管N3的栅极、所述NMOS管N5的栅极和所述NMOS管N14的栅极连接，所述NMOS管N9的源极与所述NMOS管N10的漏极连接，所述NMOS管N10的栅极分别与所述NMOS管N2的栅极、所述NMOS管N4的栅极、所述NMOS管N6的栅极和所述NMOS管N15的栅极连接，所述PMOS管P13的漏极与所述PMOS管P14的源极连接，所述PMOS管P14的漏极分别与所述NMOS管N11的漏极、所述NMOS管N11的栅极和所述NMOS管N12的栅极连接；

所述PMOS管P15的栅极分别与所述PMOS管P15的漏极、所述PMOS管P16的源极和所述PMOS管P17的栅极连接，所述PMOS管P16的栅极与所述PMOS管P16的漏极、所述NMOS管N12的漏极和所述PMOS管P18的栅极连接，所述NMOS管N12的源极分别与所述NMOS管N13的源极和所述NMOS管N14的漏极连接，所述PMOS管P17的漏极与所述PMOS管P18的源极连接，所述PMOS管P18的漏极分别与所述NMOS管N13的栅极和所述NMOS管N13的漏极连接，所述NMOS管N14的源极与所述NMOS管N15的漏极连接。

4.如权利要求1所述的电压基准电路，其特征在于，所述启动电路(300)包括：NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M6、NMOS管M7、PMOS管M5和PMOS管M8；

所述NMOS管M1的栅极分别与所述NMOS管M1的漏极、所述PMOS管M5的源极和所述PMOS管P1的源极连接，所述NMOS管M1的源极分别与所述NMOS管M2的漏极和所述NMOS管M2的栅极连接，所述NMOS管M2的源极分别与所述NMOS管M3的漏极和所述NMOS管M3的栅极连接，所述NMOS管M3的源极分别与所述NMOS管M4的漏极、所述NMOS管M4的栅极和所述NMOS管M7的栅极连接，所述NMOS管M4的源极分别与所述NMOS管M7的源极、所述NMOS管N2的源极、所述NMOS管N4的源极、所述NMOS管N6的源极、所述NMOS管N7的源极、所述NMOS管N10的源极和所述NMOS管N15的源极连接并接地；

所述PMOS管M5的栅极与所述NMOS管M6的栅极连接，所述PMOS管M5的漏极分别与所述PMOS管M8的栅极和所述NMOS管M6的漏极连接，所述NMOS管M6的源极与所述NMOS管M7的漏极连接，所述，PMOS管M8的源极分别与所述NMOS管M1的漏极、所述NMOS管M1的栅极、所述NMOS管M5的源极、所述PMOS管P1的源极、所述PMOS管P_A的源极和所述PMOS管P6的源极连接，所述PMOS管M8的漏极与所述NMOS管N2的栅极连接。

5.如权利要求1所述的电压基准电路，其特征在于，所述偏置电流I_A为：

为所述PMOS管P_A的宽长比，μ为载流子迁移率，C_OX为栅氧电容，V_GSA为所述PMOS管P_A的栅源电压，V_THA为所述PMOS管P_A的阈值电压，n为亚阈值斜率因子，且1<n<3，V_T为热电压，K_P1为所述PMOS管P1的宽长比，K_P2为所述PMOS管P2的宽长比。

6.如权利要求1所述的电压基准电路，其特征在于，所述负温度系数电压为：

K为所述NMOS管N7的宽长比，I为偏置电流，V_TH为阈值电压，V_T为热电压，I₀为工艺相关的参数，n为亚阈值斜率因子，且1＜n＜3。

7.如权利要求1所述的电压基准电路，其特征在于，所述正温度系数电压为：

V_GG＝_GG1+V_GG2

V_GG1为所述NMOS管N8和所述NMOS管N11组成的差分对的栅极电压差，V_GG2为所述NMOS管N12和所述NMOS管N13组成的差分对的栅极电压差。

8.如权利要求7所述的电压基准电路，其特征在于，所述NMOS管N8与所述NMOS管N11组成的差分对的栅极电压差为：

I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，V_TH为阈值电压，V_T为热电压，I_N8为流入所述NMOS管N8的电流，I_N11为流入所述NMOS管N11的电流，K_N8为所述NMOS管N8的宽长比，K_N11为所述NMOS管N11的宽长比，K_P13为所述PMOS管P13的宽长比，K_P11为所述PMOS管P11的宽长比；

所述NMOS管N12与所述NMOS管N13组成的差分对的栅极电压差为：

I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，V_TH为阈值电压，V_T为热电压，I_N12为流入所述NMOS管N12的电流，I_N13为流入所述NMOS管N13的电流，K_N12为所述NMOS管N12的宽长比，K_N13为所述NMOS管N13的宽长比，K_P15为所述PMOS管P15的宽长比，K_P17为所述PMOS管P17的宽长比。

9.如权利要求1所述的电压基准电路，其特征在于，所述基准电压为所述负温度系数电压与所述正温度系数电压之和：

K为所述NMOS管N7的宽长比，I为偏置电流，V_TH为阈值电压，V_T为热电压，I₀为与工艺相关的参数，n为亚阈值斜率因子，且1<n<3，K_N8为所述NMOS管N8的宽长比，K_N11所述NMOS管N11的宽长比，K_P13为所述PMOS管P13的宽长比，K_P11为所述PMOS管P11的宽长比，K_N12为所述NMOS管N12的宽长比，K_N13为所述NMOS管N13的宽长比，K_P15为所述PMOS管P15的宽长比，K_P17为所述PMOS管P17的宽长比。

10.如权利要求9所述的电压基准电路，其特征在于，所述P_A的宽长比

所述NMOS管N7的宽长比K、所述NMOS管N8的宽长比K_N8、所述NMOS管N11的宽长比K_N11、所述NMOS管N12的宽长比K_N12、所述NMOS管N13的宽长比K_N13、所述PMOS管P11的宽长比K_P11、所述PMOS管P13的宽长比K_P13、所述PMOS管P15的宽长比K_P15和所述PMOS管P17的宽长比K_P17满足

T为温度。

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