CN106844266A - 一种硬件地址编址电路及其制作、使用方法 - Google Patents

Abstract

本发明公开了一种硬件地址编址电路及其制作、使用方法，用于减少硬件端口占用的同时降低系统的成本，包括：位于硬件上的控制端口和N个地址端口；N大于等于1；控制端口分别与N个地址端口中的每个地址端口电连接；N个地址端口中的每个地址端口的外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址接口的外接电路由硬件地址编址电路所表示的硬件地址决定。地址端口可以接三种外接电路，使得每一个地址端口都可以为硬件提供三种编址信息，而只需通过控制端口控制地址端口的输入，便能够将这三种编址状态区分开来，从而不但减少了编址电路对硬件端口占用，还降低了编址电路系统的成本。

Description

一种硬件地址编址电路及其制作、使用方法

技术领域

本发明涉及通信技术领域，尤其涉及一种硬件地址编址电路及其制作、使用方法。

背景技术

硬件设计中，常常需要使用硬件地址来做版本号识别，功能区分等。传统的硬件地址实现方法主要有两种。

一种是数字模式，通过硬件输入输出(Input Output，IO)端口作为输入，IO端口的外部管脚做上下拉处理，上拉处理一般为通过一个电阻接到电源，下拉处理一般为通过一个电阻接到地，因此，上拉表示逻辑电平1，下拉表示逻辑电平0，不同的0和1组合可实现多种的硬件地址。图1为本发明实施例提供的一个利用4个地址IO进行数字编址的电路示意图，如图1所示，编址电路包括地址IO1、地址IO2、地址IO3和地址IO4共4个地址IO，其中，地址IO1和地址IO2经过了下拉处理，其逻辑电平为0，地址IO3和地址IO4经过了上拉处理，其逻辑电平为1，因此，图1所示的编址电路所表示的硬件地址为1100。现有数字编址模式中，一个地址IO所表示的逻辑电平只有0和1两种情况，因此，对于N个地址IO，可以组合出2的N次方种硬件地址，如，对于具有4个地址IO的编址电路，其可以实现16个硬件地址。

表1为数字编址方法的IO数量与地址数对应关系，如表1所示。此方法的优点是实现较简单，缺点是可编址数量较少，即，若要获得更多的硬件地址，则需占用更多数量的IO端口作为地址IO，这严重限制了硬件功能的扩展。

表1 IO数与地址数的关系

另一种是模拟方式，预先设定电压值与硬件地址的对应关系，通过模数(Analog-Digital，AD)采样对电压进行采样，不同的电压对应不同的硬件地址。图2为一种模拟编址电路示意图，如图2所示，模拟编址电路只用到了硬件的少量IO端口作为AD数据接口，通过AD采样电路获取接地电阻和接电源电阻之间的电压值，并根据此电压值获取与此电压值相对应的硬件地址即为此电路所表示的地址，当给另一个硬件编址时，只需要通过变换接地电阻和接电源电阻的阻值来改变AD采用电路获取的电压值，即可实现另一个硬件地址。此方法的优点是利用极少数量的硬件IO端口可以实现较多的地址选择，缺点是需要使用AD电路，增加系统复杂性和成本。

总之，目前仍缺少一种理想的编址电路，可以在减少硬件端口占用的同时降低系统的成本。

发明内容

本发明提供一种硬件地址编址电路及其制作、使用方法，用以减少硬件端口占用的同时降低系统的成本。

本发明实施例提供一种硬件地址编址电路，包括：

位于硬件上的控制端口和N个地址端口；N大于等于1；

控制端口分别与N个地址端口中的每个地址端口电连接；

N个地址端口中的每个地址端口的外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址接口的外接电路由硬件地址编址电路所要表示的硬件地址决定。

可选地，控制端口通过分压电阻与地址端口电连接。

本发明实施例提供一种设备，包含上述硬件地址编址电路和处理器；

处理器与硬件地址编址电路电连接；

处理器，用于向硬件地址编址电路的控制端口发送切换指令；

控制端口，用于根据切换指令，依设定规则发送控制信号，以更新硬件地址编址电路的N个地址端口的输入信号；

处理器，还用于读取N个地址端口的输入信号，并根据输入信号确定硬件地址编址电路的硬件地址。

可选地，设定规则为依次发送高电平信号和低电平信号；

处理器，具体用于分别读取控制端口发送高电平信号时N个地址端口的第一输入信号；及，读取控制端口发送低电平信号时N个地址端口的第二输入信号。

可选地，处理器，具体用于：

针对每一个地址端口，根据该端口的第一输入信号和该端口的第二输入信号获取该端口的地址信息；

根据N个地址端口的地址信息确定硬件地址编址电路所表示的硬件地址。

本发明实施例提供一种制作硬件地址编址电路的方法，包括：

将位于硬件上的控制端口分别与位于硬件上的N个地址端口中的每个地址端口电连接，N大于等于1；

制作每个地址端口的外接电路，外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址接口的外接电路由硬件地址编址电路所要表示的硬件地址决定；

将N个地址端口中的每个地址端口与对应的外接电路电连接。

可选地，将位于硬件上的控制端口分别与位于硬件上的N个地址端口中的每个地址端口电连接，包括：

将控制端口分别通过分压电阻与N个地址端口中的每个地址端口电连接。

本发明实施例提供一种获取硬件地址的方法，适用于上述设备，包括：

处理器向硬件地址编址电路的控制端口发送切换指令；

控制端口根据切换指令，依设定规则发送控制信号，以更新硬件地址编址电路的N个地址端口的输入信号；

处理器依设定规则读取N个地址端口的输入信号，并根据输入信号确定硬件地址编址电路的硬件地址。

可选地，控制端口根据切换指令，依设定规则发送控制信号，以更新硬件地址编址电路的N个地址端口的输入信号，包括：

设定规则为依次发送高电平信号和低电平信号；

处理器依设定规则读取N个地址端口的输入信号，包括：

处理器分别读取控制端口发送高电平信号时N个地址端口的第一输入信号；及，读取控制端口发送低电平信号时N个地址端口的第二输入信号。

可选地，根据输入信号确定硬件地址编址电路的硬件地址，包括：

处理器针对每一个地址端口，根据该端口的第一输入信号和该端口的第二输入信号获取该端口的地址信息；

处理器根据N个地址端口的地址信息确定硬件地址编址电路所表示的硬件地址。

综上所述，本发明实施例提供一种硬件地址编址电路及其制作、使用方法，包括：位于硬件上的控制端口和N个地址端口；N大于等于1；控制端口分别与N个地址端口中的每个地址端口电连接；N个地址端口中的每个地址端口的外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址接口的外接电路由硬件地址编址电路所表示的硬件地址决定。地址端口可以接三种外接电路，使得每一个地址端口都可以为硬件提供三种编址信息，而只需通过控制端口控制地址端口的输入，便能够将这三种编址状态区分开来，从而不但减少了编址电路对硬件端口占用，还降低了编址电路系统的成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一个利用4个地址IO进行数字编址的电路示意图；

图2为一种模拟编址电路示意图；

图3为本发明实施例提供的一种编址电路结构示意图；

图4为本发明实施例提供的一个表示硬件地址1z0的编址电路示意图；

图5为本发明实施例提供的一种设备结构示意图；

图6为本发明实施例提供的一种获取硬件地址的方法流程示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

图3为本发明实施例提供的一种编址电路结构示意图，如图3所示，硬件300上设有一个控制端口301，以及地址端口3021、地址端口3022、……、地址端口302N等N个地址端口。N大于等于1，其中：

控制端口301分别与N个地址端口中的每个地址端口电连接；

图3中，N个地址端口中的每个地址端口的外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址端口的外接电路由硬件地址编址电路所要表示的硬件地址决定。

具体实施过程中，控制端口为输出状态，能够输出信号，N个地址端口为输入状态，能够输入信号。可选地，不同类型的外接电路表示不同的硬件地址信息，例如，接地电路表示的地址信息为0，浮空电路表示的地址信息为z，接电源电路表示的地址信息为1。当然也可以根据需要自行设定不同类型的接地电路与地址信息之间的对应关系，例如，接地电路表示的地址信息为1，浮空电路表示的地址信息为z，接电源电路表示的地址信息为0，在此不做限定。N个地址端口的地址信息组合便构成硬件的地址。一般情况下，在为硬件进行编址前需先确定硬件的硬件地址，当确定硬件地址编址电路所要表示的硬件地址之后，根据硬件地址确认每一个地址端口所连接外接电路的类型，本发明实施例提供一种具体的通过硬件地址编址电路所要表示的硬件地址决定每个地址端口外接电路的示例，例如图4所示，当需为硬件编址为1z0时，根据硬件地址的常规读取规则，可以确定地址端口1所需表示的地址信息为0，地址端口2所需表示的地址信息为z，地址端口3所需表示的地址信息为1，则可以进一步确定，地址端口1所连接的外接电路应为接地电路，地址端口2所连接的外接电路应为浮空电路，地址端口3所连接的外接电路应为接电源电路，最后得到如图4所示的本发明实施例提供的一个表示硬件地址1z0的编址电路示意图。又例如，当需要为硬件编址为01z时，根据硬件地址的常规读取规则，可以确定地址端口1所需表示的地址信息为z，地址端口2所需表示的地址信息为1，地址端口3所需表示的地址信息为0，则可以进一步确定，地址端口1所连接的外接电路应为浮空电路，地址端口2所连接的外接电路应为接电源电路，地址端口3所连接的外接电路应为接地电路。当然，也可以根据需要自行设定硬件地址的读取规则，例如硬件编址为01z时，对应地址端口1所需表示的地址信息为0，地址端口2所需表示的地址信息为1，地址端口3所需表示的地址信息为z，在此不做限定。

采用上述方法，使得一个地址端口能够表示三种状态信息，所占用的硬件端口数与能够表示的硬件地址的数量之间的关系如表二所示。

表二

由表二可见，与现有的数字模式编址电路相比，当占有端口数超过两个时，本发明实施例所述的编址电路能够表示的硬件地址个数便超过了现有数字模式编址电路表示的硬件地址个数，而且二者之间的差距随占用的硬件端口的数量的增多而扩大。而与模拟模式编址电路相比，本发明只需将控制端口与其它地址端口相连接，而不需引入AD电路，结构更加简单，且成本更低。

可选地，控制端口通过分压电阻与地址端口电连接。分压电阻可以降低控制端口的输出信号大小，从而防止控制端口输出信号过大而损坏地址端口的情况发生。

基于上述构思，本发明实施例还提供了一种利用上述编址电路编址的设备。图5为本发明实施例提供的一种设备结构示意图，如图5所示，硬件500不仅包括了上述硬件地址编址电路，还包括了处理器503，其中：

处理器503与硬件地址编址电路电连接；

处理器503，用于向硬件地址编址电路的控制端口501发送切换指令；

控制端口501，用于根据切换指令，依设定规则发送控制信号，以更新硬件地址编址电路的地址端口5021、地址端口5022、……、地址端口502N共N个地址端口的输入信号；

处理器503，还用于读取N个地址端口的输入信号，并根据输入信号确定硬件地址编址电路的硬件地址。

具体实施过程中，处理器503与硬件地址编址电路电连接指的是处理器与硬件地址编址电路中的控制端口和地址端口都存在电连接关系，以使处理器503能够向硬件地址编址电路发送和接收信号。

处理器503，用于向硬件地址编址电路的控制端口501发送切换指令，可以改变控制端口501输出的控制信号。可选地，控制端口501可以发送高电平信号和低电平信号两种控制信号，处理器503向控制端口501发送的切换指令可以使控制端口501输出的控制信号从高电平信号切换至低电平信号或从低电平信号切换至高电平信号。

控制端口501用于根据切换指令，依设定规则发送控制信号以更新硬件地址编址电路的N个地址端口的输入信号，控制端口501发出的控制信号会沿着连接电路输入N个地址端口，使得这N个地址端口的输入信号中既包含了外接电路的输入信号，又包含了控制信号对其的影响，从而控制端口501切换控制信号后，各地址端口的输入信号发生了变化。

处理器503还用于读取N个地址端口的输入信号，并根据输入信号确定硬件地址编址电路的硬件地址。具体指，处理器503读取控制端口501切换控制信号前后N个地址端口的输入信号，根据两次读取的输入信号判断各地址端口所表示的硬件地址信息。处理器503，具体用于分别读取控制端口501发送高电平信号时N个地址端口的第一输入信号；及，读取控制端口501发送低电平信号时N个地址端口的第二输入信号。可选地，根据第一阈值将控制端口发送的控制信号划分高电平信号和低电平信号；可选地，第一输入信号和第二输入信号也可以根据第二阈值存在高电平输入信号和低电平输入信号两种情况。

针对每一个地址端口，根据该端口的第一输入信号和该端口的第二输入信号获取该端口的地址信息；根据N个地址端口的地址信息确定所述硬件地址编址电路所表示的硬件地址。具体的，处理器根据地址端口第一输入信号和第二输入信号的类型判断该地址端口的地址信息。可选地，本发明实施例提供一种端口识别规则，当地址端口的第一输入信号和第二输入信号都为低电平时，则该地址端口所接外接电路为接地电路，该端口所表示的地址信息为0；当地址端口的第一输入信号和第二输入信号不同时，则该地址端口所接外接电路为浮空电路，该端口所表示的地址信息为z；当地址端口的第一输入信号和第二输入信号都为高电平时，则该地址端口所接外接电路为接电源电路，该端口所表示的地址信息为1。

综上所述，本发明实施例提供一种硬件地址编址电路，包括：位于硬件上的控制端口和N个地址端口；N大于等于1；控制端口分别与N个地址端口中的每个地址端口电连接；N个地址端口中的每个地址端口的外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址端口的外接电路由硬件地址编址电路所要表示的硬件地址决定。地址端口可以接三种外接电路，使得每一个地址端口都可以为硬件提供三种编址信息，而只需通过控制端口控制地址端口的输入，便能够将这三种编址状态区分开来，从而不但减少了编址电路对硬件端口占用，还降低了编址电路系统的成本。

基于相同的技术构思，本发明实施例还提供一种硬件编址电路的使用方法，该方法可获取上述硬件的硬件地址。图6为本发明实施例提供的一种获取硬件地址的方法流程示意图，如图6所示，包括以下步骤：

S601：处理器向硬件地址编址电路的控制端口发送切换指令；

S602：控制端口根据切换指令，依设定规则发送控制信号，以更新硬件地址编址电路的N个地址端口的输入信号；

S603：处理器依设定规则读取N个地址端口的输入信号，并根据输入信号确定硬件地址编址电路的硬件地址。

步骤S601的具体实施过程中，处理器在向控制端口发送切换指令前，会先读取N个地址端口的输入信号，以及此时控制端口的输出信号为高电平信号还是低电平信号，之后，向控制端口发送切换指令切换。

步骤S602的具体实施过程中，控制端口在接收到切换指令后，切换输出信号，将输出信号从高电平信号切换至低电平信号或从低电平信号切换至高电平信号，此时，N个地址端口的输入信号会由于控制端口的控制信号的变化而发生改变。

在步骤S603的具体实施过程中，处理器再次读取N个地址端口的输入信号，在上述操作中，控制端口进行了一次切换，处理器进行了两次N个地址端口的输入信号的读取，因此处理器获得了N个地址端口相对应的第一输入信号和第二输入信号。处理器进一步判断第一输入信号和第二输入信号，当地址端口的第一输入信号和第二输入信号都为低电平时，则该地址端口所接外接电路为接地电路，该端口所表示的地址信息为0；当地址端口的第一输入信号和第二输入信号不同时，则该地址端口所接外接电路为浮空电路，该端口所表示的地址信息为z；当地址端口的第一输入信号和第二输入信号都为高电平时，则该地址端口所接外接电路为接电源电路，该端口所表示的地址信息为1。

以图4所示的编址电路为例，处理器读图4所示编制电路所对应的硬件地址的具体过程为：处理器读取地址端口1、地址端口2和地址端口3的输入信号之后，向控制端口发送切换指令，此时读取的地址端口1的输入信号为低电平输入信号，地址端口2的输入信号为低电平输入信号或高电平输入信号，地址端口3的输入信号为高电平信号；控制端口切换控制信号类型；处理器再次读取地址端口1、地址端口2和地址端口3的输入信号，此时读取的地址端口1的输入信号为低电平输入信号，地址端口2的输入信号为高电平输入信号或低电平输入信号，地址端口3的输入信号为高电平输入信号；处理器对比两次读取的地址端口1、地址端口2和地址端口3的输入信号，发现地址端口1的两个输入信号皆为低电平，因此地址端口1表示的地址信息为0；地址端口2的两个输入信号，一个为高电平输入信号，一个为低电平输入信号，因此地址端口2表示的地址信息为z；地址端口3的两个输入信号皆为高电平输入信号，因此地址端口3的地址信息为1；最后根据地址端口1、地址端口2和地址端口3的地址信息，获得图4所示的编址电路所表示的硬件地址为1z0。

可选地，还可以预设控制端口输出的控制信号在默认状态下为低电平信号。当处理器读取硬件地址时，首先读取各地址端口的第二输入信号，并判断各地址端口的输入信号是否为高电平信号；对于输入信号为高电平信号的地址端口，其地址信息为1；之后，处理器向控制端口发送切换指令；控制端口接收到处理器发送的切换指令之后，输出的控制信号从低电平信号切换为高电平信号；处理器再次读取第二输入信号为低电平信号的各地址端口的第一输入信号；若第二输入信号为低电平信号的地址端口的第一输入信号为高电平信号，则该地址端口的地址信息为z；若第二输入信号为低电平信号的地址端口的第一输入信号为低电平信号，则该地址端口的地址信息为0。

综上所述，本发明实施例提供一种硬件地址编址电路及其制作、使用方法，包括：位于硬件上的控制端口和N个地址端口；N大于等于1；控制端口分别与N个地址端口中的每个地址端口电连接；N个地址端口中的每个地址端口的外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址接口的外接电路由硬件地址编址电路所要表示的硬件地址决定。地址端口可以接三种外接电路，使得每一个地址端口都可以为硬件提供三种编址信息，而只需通过控制端口控制地址端口的输入，便能够将这三种编址状态区分开来，从而不但减少了编址电路对硬件端口占用，还降低了编址电路的成本。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种硬件地址编址电路，其特征在于，包括：

位于硬件上的控制端口和N个地址端口；N大于等于1；

所述控制端口分别与所述N个地址端口中的每个地址端口电连接；

所述N个地址端口中的每个地址端口的外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址端口的外接电路由所述硬件地址编址电路所要表示的硬件地址决定。

2.如权利要求1所述的电路，其特征在于，所述控制端口通过分压电阻与地址端口电连接。

3.一种设备，其特征在于，包含权利要求1或2所述的硬件地址编址电路和处理器；

所述处理器与所述硬件地址编址电路电连接；

所述处理器，用于向所述硬件地址编址电路的控制端口发送切换指令；

所述控制端口，用于根据所述切换指令，依设定规则发送控制信号，以更新所述硬件地址编址电路的N个地址端口的输入信号；

所述处理器，还用于读取所述N个地址端口的输入信号，并根据所述输入信号确定所述硬件地址编址电路的硬件地址。

4.如权利要求3所述的设备，其特征在于，所述设定规则为依次发送高电平信号和低电平信号；

所述处理器，具体用于分别读取所述控制端口发送高电平信号时所述N个地址端口的第一输入信号；及，读取所述控制端口发送低电平信号时所述N个地址端口的第二输入信号。

5.如权利要求4所述的设备，其特征在于，所述处理器，具体用于

针对每一个地址端口，根据该端口的第一输入信号和该端口的第二输入信号获取该端口的地址信息；

根据所述N个地址端口的地址信息确定所述硬件地址编址电路所表示的硬件地址。

6.一种制作硬件地址编址电路的方法，其特征在于，包括：

将位于硬件上的控制端口分别与位于所述硬件上的N个地址端口中的每个地址端口电连接，N大于等于1；

制作每个地址端口的外接电路，所述外接电路为以下至少一种：接地电路、浮空电路和接电源电路；其中，每个地址接口的外接电路由所述硬件地址编址电路所要表示的硬件地址决定；

将所述N个地址端口中的每个地址端口与对应的外接电路电连接。

7.如权利要求6所述的方法，其特征在于，将位于硬件上的控制端口分别与位于所述硬件上的N个地址端口中的每个地址端口电连接，包括：

将所述控制端口分别通过分压电阻与所述N个地址端口中的每个地址端口电连接。

8.一种获取硬件地址的方法，其特征在于，适用于权利要求3至权利要求5任一所述的设备，包括：

所述处理器向所述硬件地址编址电路的控制端口发送切换指令；

所述控制端口根据所述切换指令，依设定规则发送控制信号，以更新所述硬件地址编址电路的N个地址端口的输入信号；

所述处理器依所述设定规则读取所述N个地址端口的输入信号，并根据所述输入信号确定所述硬件地址编址电路的硬件地址。

9.如权利要求8所述的方法，其特征在于，所述控制端口根据所述切换指令，依设定规则发送控制信号，以更新所述硬件地址编址电路的N个地址端口的输入信号，包括：

所述设定规则为依次发送高电平信号和低电平信号；

所述处理器依所述设定规则读取所述N个地址端口的输入信号，包括：

所述处理器分别读取所述控制端口发送高电平信号时所述N个地址端口的第一输入信号；及，读取所述控制端口发送低电平信号时所述N个地址端口的第二输入信号。

10.如权利要求9所述的方法，其特征在于，所述根据所述输入信号确定所述硬件地址编址电路的硬件地址，包括：

所述处理器针对每一个地址端口，根据该端口的第一输入信号和该端口的第二输入信号获取该端口的地址信息；

所述处理器根据所述N个地址端口的地址信息确定所述硬件地址编址电路所表示的硬件地址。