CN102866860A - 在同一循环中具有多个地址存取的存储器装置和方法 - Google Patents

Abstract

本发明提供一种存储器装置可包括：多个存储体，每一存储体包括可由不同存取电路存取的存储器位置；至少第一地址端口，其经配置以在定时时钟的下降沿和上升沿上接收地址，每一地址对应于不同存储体中的位置；以及至少两个读取/写入数据端口，其经配置以接收用于存储于所述存储体中的一个中的写入数据且从所述存储体中的一个输出读取数据。

Description

在同一循环中具有多个地址存取的存储器装置和方法

本申请案主张2010年7月9日申请的第61/363,151号美国临时专利申请案的优先权，所述临时专利申请案的内容以引用的方式并入本文中。

技术领域

本发明大体上涉及存储器装置，且更明确地说，涉及基于一个或一个以上定时时钟信号来存取存储器位置的同步存储器装置。

背景技术

图10A为常规存储器装置1000的框图。常规存储器装置可为四倍数据速率(QDR)类型静态随机存取存储器(SRAM)类型装置，例如美国加利福尼亚州圣何塞市赛普拉斯半导体公司(Cypress Semiconductor Corporation of SanJose，California，U.S.A)所制造的装置。常规存储器装置1000可包括一个地址端口1002、读取数据端口(Q)1004和写入数据端口(D)1005。地址端口1002可为28位宽地址端口(x28)，而数据端口(1004、1005)可为18位或36位宽数据端口。应理解，数据端口(1004、1005)为单向端口，从而提供单路输入或输出数据路径。图10B和图10C中展示常规存储器装置1000的操作。

图10B为展示两种可能的常规操作模式(展示为B4A1和B2A2)的表。在表中，“数据突发”展示在所述模式中数据突发(连续数据值集合)可持续多久。“地址数目/循环”展示在一个定时循环中所接收的地址的数目。“读取端口数目”展示可用读取端口的数目。“写入端口数目”展示可用写入端口的数目。“I/O宽度”展示数据值的位宽度。

模式B4A1涉及响应于单个地址值的具有四个数据值的突发。在此模式中，存储器装置可响应于一个地址而在一个存储体处读取或写入具有四个数据值的突发。

模式B2A2涉及若干具有数据值的突发，每一突发响应于两个地址值中的一个。在此模式中，存储器装置可响应于两个地址而读取或写入两个具有两个数据值的突发。

图10C为展示B2A2类型操作模式的一个实例的时序图。在时间t0处，读取操作可以在定时时钟CLK的上升沿上锁存第一地址值(ADD0)来开始。随后，在时间t4和t5处，可在读取端口Q上输出具有两个数据值Q00和Q01的突发。

在时间t1处，写入操作可以在定时时钟CLK的下降沿上锁存第二地址值(ADD1)来开始。同时，可在写入端口D上提供两值突发中的第一写入数据值(D10)。在时间t2处，可在R/W端口P1上提供所述突发的第二写入数据值(D11)。

发明内容

本发明涉及存储器装置及其方法。

在某些实施例中，一种存储器装置包含：多个存储体，每一存储体包括可由不同存取电路存取的存储器位置；至少第一地址端口，其经配置以在定时时钟的下降沿和上升沿上接收地址，每一地址对应于不同存储体中的位置；以及至少两个读取/写入数据端口，其各自经配置以接收用于存储于所述存储体中的一个中的写入数据且从所述存储体中的一个输出读取数据。

在某些进一步的实施例中，一种存储器装置包含：多个存储体，每一存储体包括可由不同存取电路存取的存储器位置；至少两个地址端口，每一地址端口经配置以在周期性定时信号的不同转变上锁存地址值；以及多个数据端口，至少一个数据端口经配置以在所述周期性定时信号的不同转变上输出读取数据。

在某些额外的实施例中，一种方法包含：在周期性定时信号的连续上升沿和下降沿上响应于在至少第一地址端口上所接收的地址而经由多个数据端口存取存储器装置的不同存储体。

附图说明

图1A到图1C展示根据一个实施例的存储器装置和对应方法。

图1D到图1F展示根据一个实施例的另一存储器装置和对应方法。

图2A到图2C展示根据另外实施例的存储器装置和对应方法。

图2D到图2F展示根据另外实施例的另一存储器装置和对应方法。

图3A和图3B为展示根据另外实施例的存储器装置和对应方法的示意性框图。

图4为展示根据实施例的存储器装置的操作的时序图。

图5A和图5B为展示根据额外实施例的存储器装置和对应方法的示意性框图。

图6为展示根据额外实施例的存储器装置的操作的时序图。

图7为根据一个实施例的方法的流程图。

图8为根据另一实施例的方法的流程图。

图9A到图9E展示可包括于所述实施例中的结构。

图10A到图10C展示常规存储器装置和方法。

具体实施方式

为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

现将描述各种实施例，其包括存储器装置和方法，其中可借助于在定时信号的上升沿和下降沿两者上所接收的地址值来存取存储器装置的不同存储体。在一些实施例中，可借助于单个地址端口来接收地址。然而，在其它实施例中，可在一个以上地址端口上在定时信号的不同沿上接收地址。此类高随机存取能力可在具有高事务速率要求的系统中提供有利的存储器响应。

在本文所示的各种实施例中，相似区段可由相同参考字符指代，但首项数字对应于图号。

现参看图1A，以示意性框图展示根据第一实施例的存储器装置且其由一般参考字符100表示。存储器装置100可包括地址端口102、第一读取/写入(R/W)数据端口(P0)104-0和第二R/W数据端口(P1)104-1。地址端口102可在定时时钟的上升沿和下降沿两者上接收地址，其中每一所接收的地址指示经由所述端口(104-0/1)中的一个的存取。地址端口可为用于接收指示所存取的数据位置(或突发存取的开始位置)的地址的多位端口。每一R/W数据端口(P0、P1)104-0/1可提供去往存储器装置100内的存储位置的读取数据路径和写入数据路径。

图1B为展示根据实施例的如同图1A的存储器装置的存储器装置的一个操作的表。模式被标记为“B2A2b”，且展示响应于两个地址的两值突发，但所述两个地址指向存储器装置内的不同存储体。在表中，“数据突发”展示操作可提供具有两个数据值的突发。“地址数目/循环”展示可在一个定时时钟循环中接收两个地址(但此类地址可对应于不同存储体)。“I/O端口数目”展示可用R/W数据端口的数目。“存储体”展示可由读取或写入操作存取的存储体的数目。在所展示的特定实施例中，存储器装置可包括两个、四个或八个存储体。“R_W/循环/存储体”展示可在存储体中发生的每个循环的读取/写入操作的数目。如图所示，每个存储体发生一个操作。然而，应理解，每个循环可存取两个不同存储体。

图1C为展示根据一个特定实施例的B2A2b类型模式的一个实例的时序图。在时间t0处，读取操作可以在定时时钟CLK的上升沿上接收第一地址值(ADD0)来开始。响应于所述地址值，可存取BANK0，其中在时间t4和t5处输出具有两个数据值(Q00、Q01)的突发。

在时间t1处，写入操作可以在定时时钟CLK的下降沿上接收第二地址值(ADD1)来开始。同样在时间t1处，可在R/W端口P1上提供两值突发中的第一写入数据值(D10)。在时间t2处，可在R/W端口P1上提供突发中的第二写入数据值(D11)。响应于地址ADD1，可将写入数据值(D10/D11)写入到与读取操作所存取的存储体不同的存储体(BANKx)。

应理解，尽管图1C展示在读取操作之后进行写入操作，但可执行其它操作组合。也就是说，响应于在定时时钟的上升和下降(或反之亦然)沿上的地址，可对不同存储体执行两个读取(或写入)操作。

以此方式，响应于在时钟的连续上升和下降沿上所接收的地址值，存储器装置可用读取/写入操作存取两个或两个以上不同存储体。

尽管图1A到图1C的实施例展示具有双向数据总线的存储器装置，但替代实施例可包括单向数据端口，如图1D到图1F中所示。

现参看图1D，以示意性框图展示根据另一实施例的存储器装置且其由一般参考字符100-1表示。不同于图1A，存储器装置100-1可具有单向读取数据端口(Q)107和单向写入数据端口105。

图1E为展示如同图1D的存储器装置的存储器装置的一个操作的表。图1E展示与图1B相同的信息，但指示装置可包括一个读取端口(读取端口数目)和一个写入端口(写入端口数目)。

图1F为展示根据一个特定实施例的B2A2b类型模式的一个实例的时序图。可参看图1C来理解所述时序图，其中应理解在单向读取数据端口Q上输出读取数据值且在单向写入数据端口D上输入写入数据值。

以此方式，响应于在时钟的连续上升和下降沿上所接收的地址值，存储器装置可用读取或写入操作存取两个或两个以上不同存储体，其中数据在单向数据端口上传递。

请注意，在本文实施例中，在不同时钟沿上所接收的地址值为完整逻辑地址。也就是说，此类地址不是仅呈现用以存取存储位置的地址部分(例如，不是仅仅列地址或仅仅行地址)。

还请注意，对于本文所展示的包括双向数据端口(R/W数据端口)的实施例，此类实施例的替代版本可包括此类双向数据端口可经配置以作为单向数据端口来操作。所述可配置性可经由制作步骤(例如，可熔性链接、结合选项)或编程操作(仅举两个实例)来实现。

现参看图2A，以示意性框图展示根据另一实施例的存储器装置且其由一般参考字符200表示。存储器装置200可包括多个地址端口和两个以上R/W数据端口。在所展示的特定实施例中，存储器装置200可包括两个地址端口A0和A1(分别展示为202-0和202-1)和四个R/W数据端口P01、P02、P11和P12(分别展示为204-01、204-02、204-11、204-12)。

每一地址端口(202-0/1)可在定时时钟的上升沿和下降沿两者上接收地址，其中每一所接收的地址指示经由所述R/W数据端口(204-01到204-12)中的任一个中的一个的存取。地址端口可采用本文实施例中所展示的那些地址的形式和等效形式。如同在图1A的情况下，每一R/W数据端口(204-01到204-12)可提供去往存储器装置200内的存储位置的读取数据路径和写入数据路径。在特定实施例中，存储器装置内的多个存储体中的任一个可由R/W数据端口(204-01到204-12)中的任一个存取。

图2B为展示如同图2A的存储器装置的存储器装置的一个操作的表。模式被标记为“B2A4b”，且展示响应于四个不同地址的两值突发，其中此类地址指向存储器装置内的不同存储体。如图所示，“数据突发”指示操作可提供具有两个数据值的突发。“地址数目/循环”展示可在一个定时时钟循环中接收四个地址，其中每一不同地址对应于不同存储体。“I/O端口数目”展示可提供四个R/W端口。如同图2B，“存储体”展示可存取的存储体的数目可为两个、四个或八个中的任一个。“R_W/循环/存储体”展示可在存储体中发生的每个循环的读取/写入操作的数目为两个。

图2C为展示根据一个特定实施例的B2A4b操作模式的一个实例的时序图。在时间t0处，读取操作可以在第一地址端口A0上在定时时钟CLK的上升沿上接收第一地址值(ADD0)来开始。同时，写入操作可以在第二地址端口A1上在CLK的上升沿上接收第二地址值(ADD1)来开始。响应于ADD0，可存取BANK0，且可在时间t4和t5处在端口P12上输出具有数据值(Q00、Q01)的突发。响应于ADD1，可存取BANKq，且可将端口P01上的数据值(D10、D11)写入到BANKq中。

在时间t1处，写入操作可以在第一地址端口A0上在定时时钟CLK的下降沿上接收第三地址值(ADD2)来开始。同时，读取操作可以在第二地址端口A1上在CLK的下降沿上接收第四值(ADD3)来开始。响应于ADD2，可存取BANKs，且可将端口P11上的数据值(D20、D21)写入到存储体中。响应于ADD3，可存取BANKr，且可在时间t5处开始在端口P02上输出具有数据值(Q30、Q31)的突发。

如同在图1C的情况下，应理解尽管图2C展示在读取/写入对之后进行写入/读取对，但可执行其它操作组合(即，读取/读取对、写入/写入对等等)。

以此方式，响应于在多个地址端口处在时钟的连续上升和下降沿上所接收的地址值，存储器装置可用读取或写入操作存取两个或两个以上不同存储体。

尽管图2A到图2C的实施例展示具有双向数据总线的存储器装置，但替代实施例可包括单向数据端口，如图2D到2F中所示。

现参看图2D，以示意性框图展示根据另一实施例的存储器装置且其由一般参考字符200-1表示。不同于图1A，存储器装置200-1可具有多个单向读取数据端口(在此实施例中具有两个)(Q0/Q1)207-0/1和多个单向写入数据端口205-0/1。

图2E为展示如同图2D的存储器装置的存储器装置的一个操作的表。图2E展示与图2B相同的信息，但指示装置可包括两个读取端口(读取端口数目)和两个写入端口(写入端口数目)。

图2F为展示根据一个特定实施例的B2A2b类型模式的一个实例的时序图。可参看图2C来理解所述时序图，其中应理解，在单向读取数据端口Q0/Q1上输出读取数据值且在单向写入数据端口D0/D1上输入写入数据值。

以此方式，响应于在时钟的连续上升和下降沿上所接收的地址值，存储器装置可用读取或写入操作存取两个或两个以上不同存储体，其中数据在多个单向读取和写入数据端口上传递。

如上文所提及，在一些实施例中，双向数据端口可经配置用于单向操作。另外，尽管所述实施例展示匹配数目的单向读取端口与写入端口，但一些实施例可包括不同数目的读取端口与写入端口。

图3A和图3B展示根据额外实施例的存储器装置和对应操作。图3A和图3B以示意性框图展示存储器装置300，其包括地址端口302、R/W数据端口304-0/1、存储器存储体306-0到306-3、存取电路308-0到308-3、R/W电路310-0/1和地址锁存器312。图3A和图3B可展示图1A中所示的存储器装置100的一个非常特定的实施方案。

地址端口302可接收如本文所描述的地址值和等效物。可在定时时钟K的上升沿和下降沿上将在地址端口302上所接收的地址锁存于地址锁存器312内。可将存储于地址锁存器312中的地址提供到存取电路308-0到308-3。

存储器存储体306-0到306-3可包括可响应于所接收的地址来存取的存储位置。存储器存储体(306-0到306-3)内的存储位置可由对应的存取电路(308-0到308-3)存取。在所展示的实施例中，每一存取电路(308-0到308-3)使得能够存取其对应存储器存储体(306-0到306-3)且不能够存取任何其它存储器存储体。此类存取可基于所接收的地址和控制值CTRL。另外，在地址端口302上所接收的地址值可指示一个特定存储体。存取电路(308-0到308-3)可提供突发存取，其可根据预定顺序存取一个以上存储位置。

R/W电路310-0到310-3可使得能够分别从存储器存储体306-0到306-3内的位置读取数据值或将数据值分别写入到存储器存储体306-0到306-3内的位置中。R/W电路(310-0到310-3)可由控制信号CTRL控制，且可响应于此类控制信号而执行突发读取和/或写入。

R/W数据端口304-0/1可借助于对应的R/W电路310-0到310-3来提供去往存储器存储体(306-0到306-3)中的任一个的读取和写入数据路径。在所展示的实施例中，R/W数据端口304-0/1可与定时时钟K同步操作。在替代实施例中，R/W数据端口304-0/1中的任一个或全部可经配置为以单向模式进行操作。类似地，在替代实施例中，数据端口304-0/1中的任一个或全部可制作为单向数据端口。在此类情况下，不需要为读取端口提供写入数据路径，且不需要为写入数据端口提供读取数据路径。

图3B展示存储器装置300中的操作的实例。明确地说，图3B展示响应于在时钟信号K的不同连续沿上接收到地址值ADD(Bank0)、ADD(Bank2)的存储器装置300操作。结合地址ADD(Bank0)，存储器装置300可接收针对于端口P0的写入命令(W(P0))。结合地址ADD(Bank2)，存储器装置300可接收针对于端口P1的读取命令(R(P1))。

响应于地址ADD(Bank0)和命令W(P0)，存取电路308-0可启用去往存储器存储体306-0内的存储位置的写入路径(由粗实线314展示)。端口P0上的写入数据可由R/W电路310-0写入到存储器存储体306-0中。

响应于地址ADD(Bank2)和命令R(P1)，存取电路308-2可启用来自存储器存储体306-2内的存储位置的读取路径(由粗虚线316展示)。存储器存储体306-2内的存取位置处的读取数据可经由R/W电路310-2在端口P1上输出。

图4为展示可在如同图3A和图3B中所示的存储器装置的存储器装置中发生的操作的一个实例的时序图。在图4中，波形K展示可建立操作时序的周期性时钟信号。波形/RPS0可为用于第一端口P0的读取脉冲信号(有效低)，且波形/WPS0可为用于第一端口P0的写入脉冲信号(有效低)。因此，此类信号的状态可指示端口P0处的读取或写入操作。以类似方式，波形/RPS1可为用于第二端口P1的读取脉冲信号，且波形/WPS1可为用于第二端口P1的写入脉冲信号。因此，此类信号的状态可指示端口P1处的读取或写入操作。

波形A展示在地址端口处所接收的地址值。

波形P0和P1展示两个R/W端口处的响应。

在大约时间t1处，可在时钟K的上升沿上接收地址A0。同时，/RPS0可为低，从而指示从端口P0的读取操作。因而，可分别在时间t7和t8处输出数据值Q00和Q01。

在大约时间t2处，可在时钟K的下降沿上接收地址A1。同时，/WPS1可为低，从而指示经由端口P1的写入操作。因此，可在时间t2和t3处在端口P1处呈现写入数据D10和D11。

应理解，地址A0和A1可指向存储器装置内的不同存储体。

在大约时间t3处，可在时钟K的上升沿上接收地址A2。同时，/RPS0可为低，从而指示从端口P0的另一读取操作。因而，可分别在时间t9和t10处输出数据值Q20和Q21。

应理解，地址A1和A2可指向存储器装置内的不同存储体。

在大约时间t4处，可在时钟K的下降沿上接收地址A3。同时，/RPS1可为低，从而指示从端口P1的读取操作。因而，可分别在时间t10和t11处输出数据值Q30和Q31。

应理解，地址A2和A3可指向存储器装置内的不同存储体。

图4展示在各种端口处的各种其它操作和对应响应。将从以上对其它操作的描述理解此类额外操作。特定读取等待时间(读取地址与输出数据之间的时间)仅为一个实例，其它实施例可具有较快或较慢的读取等待时间。应理解，图4所示的特定控制信号(/RPS0、/WPS0、/RPS1、/WPS1)仅为一个实施例。替代实施例可具有适合于给定存储器接口的不同命令格式。

图5A和图5B展示根据另外实施例的存储器装置和操作。图5A/B展示具有如同图3A和图3B的区段的区段的存储器装置500。

参看图5A，存储器装置500与图3A/B的存储器装置的不同之处可在于其可包括两个地址端口A0/1(502-0、502-1)、两个地址锁存器(512-0、512-1)和四个R/W数据端口504-0到504-3。图5A可为图2A所示的存储器装置200的一个非常特定的实施方案。

地址端口502-0/1可接收如本文所描述的地址值和等效物。可在时钟信号K的上升和下降沿上将所接收的地址存储于地址锁存器512-0/1中。因此，存储器装置500可能够在单个时钟循环中接收四个不同地址。地址锁存器512-0/1中的每一个可向所有存取电路508-0到508-3提供地址值。因此，在任一地址端口502-0/1上所接收的地址可使得能够存取存储器存储体506-0到506-3中的任一个。

R/W数据端口(P01、P02、P11、P12)504-0到504-3可借助于对应的R/W电路510-0到510-3提供去往存储器存储体(506-0到506-3)中的任一个的读取/写入数据路径。在所展示的实施例中，R/W数据端口504-0/1可与定时时钟K同步地操作。如同在图3A的情况下，在替代实施例中，R/W数据端口504-0到504-3中的任一个或全部可经配置为以单向模式操作。类似地，在替代实施例中，数据端口504-0/1中的任一个或全部可制作为单向数据端口。在此类情况下，不需要为读取端口提供写入数据路径，且不需要为写入数据端口提供读取数据路径。

图5B展示存储器装置500中的操作的实例。明确地说，图5B展示存储器装置500对在第一地址端口502-0上接收到地址值ADD(Bank0)连同在第二地址端口502-1上接收到地址值ADD(Bank3)的响应。此类地址值可在时钟信号K的同一沿上接收。对应于地址ADD(Bank0)的可为对端口P01的写入命令(W(P01))。对应于地址ADD(Bank3)的可为对端口P02的读取命令(R(P02))。

响应于地址/命令对ADD(Bank0)/W(P01)，存取电路508-0可启用去往存储器存储体506-0内的存储位置的写入路径(由粗实线514展示)。端口P01上的写入数据可由R/W电路510-0写入到存储器存储体506-0中。

响应于地址/命令对ADD(Bank3)/R(P02)，存取电路508-3可启用来自存储器存储体506-3内的存储位置的读取路径(由粗实线516展示)。存储器存储体506-3内的存取位置处的读取数据可经由R/W电路510-3在端口P02上输出。

图5B进一步展示存储器装置500对在第一地址端口502-0上接收到地址值ADD(Bank1)以及在第二地址端口502-1上接收到地址值ADD(Bank2)的响应。此类地址值可在地址值ADD(Bank0)和ADD(Bank3)之后半个循环的时钟信号沿上接收。对应于地址ADD(Bank1)的可为在端口P11处的读取命令(R(P11))。对应于地址ADD(Bank2)的可为对端口P02的写入命令(W(P12))。

响应于地址/命令对ADD(Bank1)/R(P11)，存取电路508-1可启用来自存储器存储体506-1内的存储位置的读取路径(由粗虚线518展示)。存储器存储体506-1内的存取位置处的读取数据可经由R/W电路510-1在端口P11上输出。

响应于地址/命令对ADD(Bank2)/W(P12)，存取电路508-2可启用去往存储器存储体506-2内的存储位置的写入路径(由粗虚线520展示)。端口P12上的写入数据可由R/W电路510-2写入到存储器存储体506-2中。

图6为展示可在如同图5A和图5B所示的存储器装置的存储器装置中发生的操作的实例的时序图。在图6中，波形K展示可建立存储器装置的操作的时序的周期性时钟信号。波形/RPS0可为用于第一端口P0的读取脉冲信号(有效低)，波形/WPS0可为用于第一端口P0的写入脉冲信号(有效低)，且波形ADDSEL0可为地址端口选择信号(有效低)。此类信号的状态可指示端口P0处的读取或写入操作。可为三个其它端口提供相同的信号集合(即，用于端口P1的/RPS1、/WPS1、ADDSEL1；用于端口P2的/RPS2、/WPS2、ADDSEL2；用于端口P3的/RPS3、/WPS3、ADDSEL3)。

波形A0展示在第一地址端口处所接收的地址值。波形A1展示在第二地址端口处所接收的地址值。波形P0、P1、P2和P3展示在四个R/W数据端口处的响应。

在大约时间t1处，可在地址端口A0处接收地址ADD0且可在地址端口A1处接收地址ADD1，所述两者均在时钟K的上升沿上。同时，/RPS0可为低，从而指示从端口P0的读取操作。ADDSEL0可为低，从而指示端口P0存取是响应于地址ADD0。同样在时间t1处，/WPS1可为低，从而指示在端口P1处的写入操作。ADDSEL1可为高，从而指示端口P1存取是响应于地址ADD1。

响应于在时间t1处的/RPS0、ADDSEL0和ADD0，可在时间t7和t8处输出数据值Q00和Q01。另外，响应于在时间t1处的/WPS1、ADDSEL1和ADD1，可将在端口P1处提供的数据值D10和D11写入到对应于地址ADD1的位置中。

在大约时间t2处，可在地址端口A0处接收地址ADD2且可在地址端口A1处接收地址ADD3，所述两者均在时钟K的下降沿上。同时，/RPS2可为低，从而指示从端口P2的读取操作。ADDSEL2可为高，从而指示端口P2存取是响应于地址ADD3。同样在时间t2处，/RPS3可为低，从而指示从端口P3的读取操作。ADDSEL3可为低，从而指示端口P3存取是响应于地址ADD2。

响应于在时间t2处的/RPS2、ADDSEL2和ADD3，可在时间t8和t9处在端口P2上输出数据值Q30和Q31。类似地，响应于在时间t2处的/RPS3、ADDSEL3和ADD2，可在时间t8和t9处在端口P3上输出数据值Q20和Q21。

在大约时间t3处，可在地址端口A0处接收地址ADD4且可在地址端口A1处接收地址ADD5，所述两者均在时钟K的上升沿上。同时，/WPS0可为低，从而指示在端口P0处的写入操作。ADDSEL0可为高，从而指示端口P0存取是响应于地址ADD5。同样在时间t3处，/RPS1可为低，从而指示从端口P1的读取操作。ADDSEL1可为低，从而指示端口P1存取是响应于地址ADD4。

响应于在时间t3处的/WPS0、ADDSEL0和ADD5，可将数据值D50和D51写入到对应于ADD5的地址值。类似地，响应于在时间t3处的/RPS1、ADDSEL1和ADD4，可在时间t9和t10处在端口P1上输出数据值Q40和Q41。

如同图4，图6展示在各种端口处的各种其它操作和对应响应。将从以上对其它操作的描述理解此类额外操作。另外，特定读取等待时间和特定控制信号集合仅为一个实施例。替代实施例可具有适合于给定存储器接口的不同命令格式。

尽管以上实施例已展示了存储器装置和方法，但现将参看流程图来描述额外实施例。

图7展示方法700，其可包括在时钟的上升沿和下降沿上接收地址值(752)。可响应于在时钟的上升沿上所接收的地址值来存取一个存储体。此类存取可借助于多个R/W数据端口中的一个(756)。可响应于在时钟的下降沿上所接收的地址值来存取另一存储体。此类存取可借助于多个R/W数据端口中的一个(758)。

图8展示另一方法800，其可包括在时钟的上升沿和下降沿上在多个地址端口上接收地址值(860)。可响应于所接收的地址值来存取多个存储器存储体。此类存取可借助于多个R/W数据端口(862)。

根据各种实施例的存储器存储体可包括由各种存储器单元类型形成的存储位置。然而，特定实施例可基于静态随机存取存储器(SRAM)架构。图9A到图9E展示可包括于一些实施例中的特定结构。

图9A展示存储器存储体906和对应存取电路908。存储器存储体906可包括若干字线(其中一个展示为942)和若干位线(其中一个展示为944)。可在此类位线与字线的交叉点处形成存储器单元(其中一个展示为946)。在所展示的特定实施例中，存储器存储体906的存储器单元可为SRAM单元。字线可由行解码器908-0响应于地址数据来激活。对位线的存取可由列解码器908-1启用。

图9B展示可包括于实施例中的SRAM单元946-A的一个实例。SRAM单元946-A可响应于字线WL的激活而连接到互补位线BL/BLB。因此，在读取操作中，可跨越位线对BL/BLB产生差分信号。

图9C展示可包括于实施例中的SRAM单元946-B的另一实例。SRAM单元946-B可为单端的，其响应于字线WL的激活而连接到一个位线BL。

图9D展示SRAM单元946-C的另一实例。SRAM单元946-C可包括交叉耦合的锁存装置951-0/1、存取装置953和负载955。锁存装置(951-0/1)和存取装置953可为有源电路元件，例如晶体管。负载955可为静态负载或有源负载。

图9E展示可包括于实施例中的SRAM单元946-D的另一实例。SRAM单元946-D可为用CMOS技术实施的6晶体管单元。

如本文中所揭示的存储器装置和方法可通过使得能够根据以高速率接收的地址值(例如，双倍数据速率地址)存取不同存储体来实现高速率的随机事务。这与可将存取限于单个存储体的常规方法相反。

尽管根据本文所展示的实施例的存储器装置和方法可在各种应用中提供优点，但在特定实施例中，存储器装置可为在处理包数据的系统中所使用的网络存储器装置。根据实施例的网络存储器装置可用以执行各种操作，包括可使得处理器装置能够快速且随机地存取分布于多个存储器存储体上的包数据的部分的查找操作。可将此类数据与其它数据值进行比较，且对此类数据进行归类以确定将如何处理包。此能力可允许由耦合到根据实施例的存储器装置的处理器进行快速转发、最长前缀匹配和存取控制确定。

根据实施例的网络存储器装置的其它操作可包括包统计/计数器事务和/或流/状态事务，其更新指示包的大小和数目、包的状态和/或包流的成分和状态的值。实施例还可执行调度器操作，其可控制系统对包的排队和解除排队。

应理解，在对本发明的示范性实施例的前述描述中，有时在单个实施例、图式或其描述中为了将帮助理解各种发明性方面中的一个或一个以上的揭示内容连成整体而将本发明的各种特征分组在一起。然而，所揭示的此方法不应解释为反映所主张的发明需要比在每一权利要求中明确叙述的特征多的特征的意图。而是，如所附权利要求书反映，发明性方面存在于少于单个前述所揭示的实施例的全部特征中。因此，在具体实施方式之前的权利要求书特此明确地并入到此具体实施方式中，其中每一权利要求独立地表示本发明的单独实施例。

还应理解，本发明的实施例可在缺少未具体揭示的元件和/或步骤的情况下实践。也就是说，本发明的发明性特征可消除某一元件。

因此，尽管已详细描述了本文所陈述的特定实施例的各种方面，但本发明可在不脱离本发明的精神和范围的情况下受到各种改变、替代和更改。

Claims (20)

1.一种存储器装置，其特征在于，包含：

多个存储体，每一存储体包括由不同存取电路存取的存储器位置；

至少第一地址端口，其经配置以在定时时钟的下降沿和上升沿上接收地址，每一地址对应于不同存储体中的位置；以及

至少两个读取/写入数据端口，其各自经配置以接收用于存储于所述存储体中的一个中的写入数据且从所述存储体中的一个输出读取数据。

2.根据权利要求1所述的存储器装置，其特征在于，其中：

所述读取/写入数据端口为双倍数据速率端口，其经配置以在所述定时时钟的上升沿和下降沿上接收写入数据。

3.根据权利要求1所述的存储器装置，其特征在于，其中：

所述读取/写入数据端口为双倍数据速率端口，其经配置以在所述定时时钟的上升沿和下降沿上输出读取数据。

4.根据权利要求1所述的存储器装置，其特征在于，其中：

存储体的数目是选自两个、四个或八个。

5.根据权利要求1所述的存储器装置，其特征在于，其中：

所述至少第一地址端口进一步包括

第二地址端口，其也经配置以在所述定时时钟的下降沿和上升沿上接收对应于不同存储体中的位置的地址。

6.根据权利要求5所述的存储器装置，其特征在于，其中：

所述存储器存储体各自包含多个静态随机存取存储器单元。

7.根据权利要求1所述的存储器装置，其特征在于，其中：

每一存取电路经配置以响应于一个所接收的地址值而存取至少两个数据存储位置的突发。

8.一种存储器装置，其特征在于，包含：

多个存储体，每一存储体包括由不同存取电路存取的存储器位置；

至少两个地址端口，每一地址端口经配置以在周期性定时信号的不同转变上锁存地址值；以及

多个数据端口，至少一个数据端口经配置以在所述周期性定时信号的不同转变上输出读取数据。

9.根据权利要求8所述的存储器装置，其特征在于，其中：

每一地址端口经配置以在所述周期性定时信号的连续不同转变上锁存对应于不同存储体的地址值。

10.根据权利要求8所述的存储器装置，其特征在于，其中：

所述数据端口中的至少一个经配置以在所述周期性定时信号的不同转变上锁存写入数据。

11.根据权利要求8所述的存储器装置，其特征在于，其中：

所述数据端口为读取/写入数据端口，其每一个经配置以在所述周期性定时信号的不同转变上锁存写入数据和输出读取数据。

12.根据权利要求8所述的存储器装置，其特征在于，其进一步包括：

至少两个地址锁存器，其经配置以在所述周期性定时信号的不同转变上锁存所接收的地址值，每一地址锁存器耦合到每一存储体的所述存取电路。

13.根据权利要求8所述的存储器装置，其特征在于，其中：

所述存取电路经配置以在突发存取操作中存取相应存储体的顺序数据位置。

14.根据权利要求8所述的存储器装置，其特征在于，其中：

所述存储体包含静态随机存取存储器单元。

15.一种方法，其特征在于，包含：

在周期性定时信号的连续上升沿和下降沿上响应于在至少第一地址端口上所接收的地址而经由多个数据端口存取存储器装置的不同存储体。

16.根据权利要求15所述的方法，其特征在于，其中：

存取所述存储器装置的不同存储体包括在读取操作中在所述周期性定时信号的连续上升沿和下降沿上在所述数据端口上输出数据。

17.根据权利要求15所述的方法，其特征在于，其中：

存取所述存储器装置的不同存储体包括在写入操作中在所述周期性定时信号的连续上升沿和下降沿上在所述数据端口上锁存数据。

18.根据权利要求15所述的方法，其特征在于，其进一步包括：

响应于在所述周期性定时信号的一个循环内所接收的不少于四个地址而存取所述存储器装置的不同存储体。

19.根据权利要求18所述的方法，其特征在于，其进一步包括：

在所述第一地址端口上在周期性定时信号的连续上升沿和下降沿上接收两个地址值；以及

在第二地址端口上在所述周期性定时信号的连续上升沿和下降沿上接收两个地址值。

20.根据权利要求18所述的方法，其特征在于，其进一步包括：

提供不少于四个数据读取/写入端口以用于存取所述存储器装置的所述不同存储体。

Images