CN106817133A - 集成电路以及其串行器/解串器物理层电路的操作方法 - Google Patents

集成电路以及其串行器/解串器物理层电路的操作方法 Download PDF

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Abstract

一种集成电路以及其串行器/解串器物理层(SERDES PHY层)电路的操作方法。当SERDES PHY层电路处于校正预备态且第一校正输入引脚的信号为致能态时，或是当SERDES PHY层电路处于校正预备态且第一校正输入引脚的信号为致能态且第二校正输入引脚的信号为致能态时，SERDES PHY层电路进入校正态(使用参考电阻进行电流校正)。当完成电流校正后，SERDES PHY层电路进入校正完成态(不使用参考电阻并将第一校正输入引脚电性连接至第一校正输出引脚)。当SERDES PHY层电路没有处于校正完成态时，SERDES PHY层电路使第一校正输出引脚的信号为失能态。

Description

集成电路以及其串行器/解串器物理层电路的操作方法
技术领域
本发明涉及一种电子电路，且特别涉及一种集成电路以及其串行器/解串器(serializer/deserializer，SERDES)物理层(physical layer，PHY layer)电路的操作方法。
背景技术
串行器/解串器(serializer/deserializer，一般简称为SERDES)可以将并行数据(parallel data)转换为串行数据(serial data)，或是将串行数据转换为并行数据。图1绘示了配置了一般串行器/解串器(SERDES)的集成电路的电路方块示意图。请参照图1，集成电路100包括上层电路110即多个SERDES物理层(physical layer，一般简称为PHY层)电路。例如，图1绘示了n个SERDES PHY层电路120_1、120_2、…、120_n，其中n可为依照设计需求所决定的任意整数。
上层电路110可以是数据链路层(data link layer)、网络层(network layer)和/或其他功能电路。SERDES PHY层电路120_1～120_n各自具有数据引脚。SERDES PHY层电路120_1～120_n的数据引脚电性耦接于上层电路110。SERDES PHY层电路120_1～120_n可以将上层电路110所输出的并行数据转换为串行数据，然后将串行数据经由数据焊垫130_1、130_2、…、130_n输出至集成电路100外部的电路；和/或是经由数据焊垫130_1～130_n接收集成电路100外部的电路的串行数据，然后将此串行数据转换为并行数据以提供给上层电路110。
SERDES PHY层电路120_1～120_n各自还具有参考电阻引脚。SERDESPHY层电路120_1～120_n参考电阻引脚各自电性连接至参考电阻焊垫140_1、140_2、…、140_n。参考电阻焊垫140_1～140_n各自电性连接至参考电阻10_1、10_2、…、10_n。在SERDES PHY层电路120_1～120_n被供电后的初始化期间，SERDES PHY层电路120_1～120_n会同时进入校正态，使得SERDES PHY层电路120_1～120_n各自使用经电性连接至参考电阻焊垫140_1～140_n的参考电阻10_1～10_n进行电流校正。在供给参考电压至参考电阻10_1～10_n的情况下，参考电阻10_1～10_n可以各自提供对应的参考电流给SERDES PHY层电路120_1～120_n，而SERDES PHY层电路120_1～120_n便可以各自依据这些参考电流来进行电流校正。
一般而言，参考电阻10_1～10_n的阻值相同。若能使SERDES PHY层电路120_1～120_n共用单一个参考电阻，将可以大量减少参考电阻10_1～10_n的数量。然而已知SERDES PHY层电路120_1～120_n不能共用同一个参考电阻，因为SERDES PHY层电路120_1～120_n可能会同时进入校正态(亦即，同时使用所述同一个参考电阻)。多个SERDES PHY层电路120_1～120_n同时使用同一个参考电阻，将因为并联效应而改变进行电流校正所需的参考电流，进而影响电流校正的结果。
发明内容
本发明提供一种集成电路以及其串行器/解串器物理层(SERializer/DESerializer PHYsical layer，以下称SERDES PHY层)电路的操作方法，可以共用同一个参考电阻。
本发明的实施例提供一种集成电路。此集成电路包括第一参考电阻焊垫、上层电路以及第一SERDES PHY层电路。第一参考电阻焊垫用以电性连接至位于集成电路外部的参考电阻。第一SERDES PHY层电路的数据引脚电性耦接于上层电路，用以将上层电路所输出的第一并行数据转换为第一串行数据，或是将第二串行数据转换为第二并行数据以提供给上层电路。第一SERDESPHY层电路还具有参考电阻引脚、第一校正输入引脚与第一校正输出引脚。参考电阻引脚电性连接至第一参考电阻焊垫。当第一SERDES PHY层电路处于校正预备态且第一校正输入引脚的信号为致能态时，第一SERDES PHY层电路从校正预备态进入校正态，以使用经电性连接至第一参考电阻焊垫的参考电阻进行电流校正。当完成电流校正后，第一SERDES PHY层电路从校正态进入校正完成态，以停止使用参考电阻并将第一校正输入引脚电性连接至第一校正输出引脚。当第一SERDES PHY层电路没有处于校正完成态时，第一SERDES PHY层电路将第一校正输入引脚不电性连接至第一校正输出引脚并使第一校正输出引脚的信号为失能态。
在本发明的一实施例中，上述的集成电路还包括第二参考电阻焊垫以及第二SERDES PHY层电路。第二参考电阻焊垫用以电性连接至位于集成电路外部的参考电阻。第二SERDES PHY层电路的数据引脚电性耦接于上层电路，用以将上层电路所输出的第三并行数据转换为第三串行数据，或是将第四串行数据转换为第四并行数据以提供给上层电路。第二SERDES PHY层电路还具有参考电阻引脚、第一校正输入引脚与第一校正输出引脚。第二SERDES PHY层电路的参考电阻引脚电性连接至第二参考电阻焊垫。第二SERDES PHY层电路的第一校正输出引脚电性连接至第一SERDES PHY层电路的第一校正输入引脚。
在本发明的一实施例中，上述的集成电路还包括第二参考电阻焊垫、第二SERDES PHY层电路以及仲裁器。第二参考电阻焊垫用以电性连接至位于集成电路外部的参考电阻。第二SERDES PHY层电路的数据引脚电性耦接于上层电路，用以将上层电路所输出的第三并行数据转换为第三串行数据，或是将第四串行数据转换为第四并行数据以提供给上层电路。第二SERDESPHY层电路还具有参考电阻引脚、第一校正输入引脚与第一校正输出引脚。仲裁器耦接至第一SERDES PHY层电路的第一校正输入引脚、第一SERDESPHY层电路的第一校正输出引脚、第二SERDES PHY层电路的第一校正输入引脚以及第二SERDES PHY层电路的第一校正输出引脚。仲裁器于第一期间提供致能态信号给第一SERDES PHY层电路的第一校正输入引脚，以触发第一SERDES PHY层电路进入校正态。当第一SERDES PHY层电路的第一校正输出引脚的信号为致能态时，仲裁器结束该第一期间。仲裁器于第二期间提供致能态信号给第二SERDES PHY层电路的第一校正输入引脚，以触发第二SERDES PHY层电路进入校正态。当第二SERDES PHY层电路的第一校正输出引脚的信号为致能态时，仲裁器结束该第二期间。
在本发明的一实施例中，上述的第一SERDES PHY层电路还具有第二校正输入引脚与第二校正输出引脚。第一SERDES PHY层电路采样第二校正输入引脚的信号而获得经采样信号。第一SERDES PHY层电路从第二校正输出引脚输出经采样信号。当第一SERDES PHY层电路处于校正预备态且第一校正输入引脚的信号为致能态且第二校正输入引脚的信号为致能态时，第一SERDES PHY层电路从校正预备态进入校正态。
在本发明的一实施例中，上述的集成电路还包括第二参考电阻焊垫以及第二SERDES PHY层电路。第二参考电阻焊垫用以电性连接至位于集成电路外部的参考电阻。第二SERDES PHY层电路的数据引脚电性耦接于上层电路。第二SERDES PHY层电路可以将上层电路所输出的第三并行数据转换为第三串行数据，或是将第四串行数据转换为第四并行数据以提供给上层电路。第二SERDES PHY层电路还具有参考电阻引脚、第一校正输入引脚、第一校正输出引脚、第二校正输入引脚与第二校正输出引脚。第二SERDES PHY层电路的参考电阻引脚电性连接至第二参考电阻焊垫。第二SERDES PHY层电路的第一校正输出引脚电性连接至第一SERDES PHY层电路的第一校正输入引脚，第二SERDES PHY层电路的第二校正输入引脚电性连接至第一SERDES PHY层电路的第二校正输出引脚。
在本发明的一实施例中，上述的第二SERDES PHY层电路的第二校正输出引脚电性连接至第二SERDES PHY层电路的第一校正输入引脚。
本发明的实施例提供一种SERDES PHY层电路的操作方法。此操作方法包括：当SERDES PHY层电路处于校正预备态且SERDES PHY层电路的校正输入引脚的信号为致能态时，使SERDES PHY层电路从校正预备态进入校正态，使得SERDES PHY层电路使用参考电阻进行电流校正；当完成电流校正后，使SERDES PHY层电路从校正态进入校正完成态，以停止使用参考电阻并将校正输入引脚电性连接至SERDES PHY层电路的校正输出引脚；以及当SERDES PHY层电路没有处于校正完成态时，将校正输入引脚不电性连接至校正输出引脚并使校正输出引脚的信号为失能态。
本发明的实施例提供一种SERDES PHY层电路的操作方法。此操作方法包括：当SERDES PHY层电路处于校正预备态且该SERDES PHY层电路的第一校正输入引脚的信号为致能态且SERDES PHY层电路的第二校正输入引脚的信号为致能态时，使SERDES PHY层电路从校正预备态进入校正态，使得SERDES PHY层电路使用参考电阻进行电流校正；当完成电流校正后，使SERDES PHY层电路从校正态进入校正完成态，以停止使用参考电阻并将第一校正输入引脚电性连接至SERDES PHY层电路的第一校正输出引脚；以及当SERDES PHY层电路没有处于校正完成态时，将第一校正输入引脚不电性连接至第一校正输出引脚并使第一校正输出引脚的信号为失能态。
在本发明的一实施例中，上述的操作方法还包括：采样第二校正输入引脚的信号而获得经采样信号；以及从SERDES PHY层电路的第二校正输出引脚输出经采样信号。
基于上述，本发明诸实施例所述集成电路以及其SERDES PHY层电路的操作方法，可以提供一机制来确保多个SERDES PHY层电路不会同时使用同一个参考电阻。因此，多个SERDES PHY层电路可以分时共用同一个参考电阻，而大幅节省了用以进行电流校正的参考电阻的数量。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1绘示了配置了一般串行器/解串器(SERDES)的集成电路的电路方块示意图。
图2是依照本发明一实施例所绘示一种集成电路的电路方块示意图。
图3是依照本发明实施例说明SERDES PHY层电路的操作状态示意图。
图4是依照本发明一实施例说明SERDES PHY层电路的操作方法流程示意图。
图5是依照本发明另一实施例所绘示一种集成电路的电路方块示意图。
图6是依照本发明又一实施例所绘示一种集成电路的电路方块示意图。
图7是依照本发明另一实施例说明SERDES PHY层电路的操作方法流程示意图。
【符号说明】
10_1、10_2、…、10_n、20：参考电阻
100、200、500、600：集成电路
110、210：上层电路
120_1、120_2、120_n、220_1、220_2、220_n、620_1、620_2、620_n：串行器/解串器物理层(SERDES PHY层)电路
130_1、130_2、130_n：数据焊垫
140_1、140_2、140_n、240_1、240_2、240_n：参考电阻焊垫
550：仲裁器
i_res_ack：第一校正输入引脚
i_res_req：第二校正输入引脚
o_res_ack：第一校正输出引脚
o_res_req：第二校正输出引脚
S310：校正预备态
S320：校正态
S330：校正完成态
S410～S450、S710～S760：步骤
具体实施方式
在本申请说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。
图2是依照本发明一实施例所绘示一种集成电路200的电路方块示意图。请参照图2，集成电路200包括上层电路210、多个串行器/解串器物理层电路(例如图2所示220_1、220_2、…、220_n)以及至少一个参考电阻焊垫(例如图2所示240_1、240_2、…、240_n)。以下将以本领域的惯用语“SERDES”称呼“串行器/解串器(serializer/deserializer)”，且以本领域的惯用语“PHY层”称呼“物理层(physical layer)”。
上层电路210可以是数据链路层(data link layer)、网络层(network layer)和/或其他功能电路。在一些实施例中，图2所示上层电路210可以参照图1所示上层电路110的相关说明而类推。SERDES PHY层电路220_1～220_n各自具有数据引脚。SERDES PHY层电路220_1～220_n的数据引脚各自电性耦接于上层电路210。SERDES PHY层电路220_1～220_n可以将上层电路210所输出的并行数据转换为串行数据，然后将此串行数据供应给下一级电路(未绘示，例如在集成电路200内部的其他电路，和/或是在集成电路200外部的电路)；和/或是，从上一级电路(未绘示，例如在集成电路200内部的其他电路，和/或是在集成电路200外部的电路)接收串行数据，然后将此串行数据转换为并行数据以提供给上层电路210。举例来说，SERDES PHY层电路220_1可以将上层电路210所输出的第一并行数据转换为第一串行数据，和/或是将第二串行数据转换为第二并行数据以提供给上层电路210。SERDES PHY层电路220_2可以将上层电路210所输出的第三并行数据转换为第三串行数据，和/或是将第四串行数据转换为第四并行数据以提供给上层电路210。其他SERDES PHY层电路(例如220_n)可以参照SERDES PHY层电路220_1的相关说明而类推。关于SERDES PHY层电路220_1～220_n对串行数据与并行数据的转换操作可以参照图1所示SERDES PHY层电路120_1～120_n的相关说明，或是参照其他已知SERDES PHY层电路，故不再赘述。
SERDES PHY层电路220_1～220_n各自还具有参考电阻引脚。SERDESPHY层电路220_1～220_n的参考电阻引脚各自电性连接至参考电阻焊垫240_1～240_n，如图2所示。参考电阻焊垫240_1～240_n用以共同电性连接至位于集成电路200外部的参考电阻20。在SERDES PHY层电路220_1～220_n被供电的初期，或是在SERDES PHY层电路220_1～220_n被重置(reset)时，SERDES PHY层电路220_1～220_n会进入初始化期间。在初始化期间SERDES PHY层电路220_1～220_n会进行多项初始化操作，包括电流校正。针对电流校正，SERDES PHY层电路220_1～220_n可能会同时(或不同时)进入校正预备态(或称闲置态)。无论如何，SERDES PHY层电路220_1～220_n会各自进行“判断操作”(例如下述图4或图7所示操作，容后详述)。基于SERDES PHY层电路220_1～220_n各自所进行的“判断操作”，可以确保在同一时间中不会有多个SERDES PHY层电路处于校正态，因此SERDES PHY层电路220_1～220_n可以分时共同使用经电性连接至参考电阻焊垫240_1～240_n的参考电阻20进行电流校正。
SERDES PHY层电路220_1～220_n各自还具有第一校正输入引脚i_res_ack与第一校正输出引脚o_res_ack。SERDES PHY层电路220_2的第一校正输出引脚o_res_ack电性连接至SERDES PHY层电路220_1的第一校正输入引脚i_res_ack。其他SERDES PHY层电路(例如220_n)可以参照SERDESPHY层电路220_1与220_2的相关说明而类推。
图3是依照本发明实施例说明SERDES PHY层电路的操作状态示意图。图4是依照本发明一实施例说明SERDES PHY层电路的操作方法流程示意图。当SERDES PHY层电路220_1～220_n没有处于校正完成态S330时，SERDES PHY层电路220_1～220_n各自将其第一校正输出引脚o_res_ack的信号保持为“失能(disable)态”。所述“失能态”的实际逻辑电平可以视设计需求来决定。例如(但不限于此)，在本实施例中所述“失能态”可以是逻辑“0”。
在此将以图2所示SERDES PHY层电路220_n作为说明范例，其他SERDES PHY层电路(例如220_1与220_2)可以参照SERDES PHY层电路220_n的说明而类推。请参照图2至图4，在SERDES PHY层电路220_n被供电的初期，或是在SERDES PHY层电路220_n被重置时，SERDES PHY层电路220_n会进入初始化期间。在初始化期间，SERDES PHY层电路220_n会进入校正预备态S310，且控制电路(或系统，未绘示)会提供具有“致能(enable)态”的信号给SERDES PHY层电路220_n的第一校正输入引脚i_res_ack，以准备进行电流校正。所述“致能态”的实际逻辑电平可以视设计需求来决定。例如(但不限于此)，在本实施例中所述“致能态”可以是逻辑“1”。
在图4所示步骤S410中，SERDES PHY层电路220_n会判断目前的操作状态是否为校正预备态S310。若SERDES PHY层电路220_n的操作状态为校正预备态S310，则步骤S420会被执行。在步骤S420中，SERDES PHY层电路220_n会判断SERDES PHY层电路220_n的第一校正输入引脚i_res_ack的信号是否为“致能态”(例如逻辑“1”)。当SERDES PHY层电路220_n处于校正预备态S310，且SERDES PHY层电路220_n的第一校正输入引脚i_res_ack的信号为致能态(例如逻辑“1”)时，SERDES PHY层电路220_n从校正预备态S310进入校正态S320，以使用经电性连接至参考电阻焊垫240_1的参考电阻20进行电流校正(步骤S430)。
当SERDES PHY层电路220_n没有处于校正完成态S330时，SERDESPHY层电路220_n的第一校正输入引脚i_res_ack不电性连接至SERDES PHY层电路220_n的第一校正输出引脚o_res_ack，并使SERDES PHY层电路220_n的第一校正输出引脚o_res_ack的信号保持为失能态(例如逻辑“0”)。以此类推，其他SERDES PHY层电路(例如220_1与220_2)的第一校正输出引脚o_res_ack的信号亦为失能态。因此，除了处于校正态S320的SERDESPHY层电路220_n可以使用参考电阻20进行电流校正，其他SERDES PHY层电路仍然处于校正预备态S310而没有使用参考电阻20。
在步骤S440中，SERDES PHY层电路220_n判断步骤S430的电流校正的操作是否完成。本实施例并不限定所述“电流校正的操作”。在一些应用范例中，所述“电流校正的操作”可以相似于(或相同于)已知SERDES PHY层电路的电流校正。当SERDES PHY层电路220_n完成电流校正后，SERDESPHY层电路220_n从校正态S320进入校正完成态S330，以停止使用参考电阻20并将SERDES PHY层电路220_n的第一校正输入引脚i_res_ack电性连接至SERDES PHY层电路220_n的第一校正输出引脚o_res_ack(步骤S450)。因此，SERDES PHY层电路220_n的第一校正输入引脚i_res_ack的致能态(例如逻辑“1”)信号可以经由SERDES PHY层电路220_n的第一校正输出引脚o_res_ack被传送至下一个SERDES PHY层电路的第一校正输入引脚i_res_ack，进而触发所述下一个SERDES PHY层电路进入校正态S320。因此，SERDES PHY层电路220_1～220_n可以分时轮流使用参考电阻20，避免了参考电阻20所提供的参考电流因为并联效应而改变。
图5是依照本发明另一实施例所绘示一种集成电路500的电路方块示意图。集成电路500包括上层电路(未绘示，可以参照图2所示上层电路210的相关说明而类推)。图5所示集成电路500还包括多个SERDES PHY层电路220_1～220_n、多个参考电阻焊垫240_1～240_n以及仲裁器550。图5所示SERDES PHY层电路220_1～220_n、参考电阻焊垫240_1～240_n以及参考电阻20可以参照图2的相关说明而类推，故不再赘述。
请参照图5，仲裁器550耦接至SERDES PHY层电路220_1的第一校正输入引脚i_res_ack、SERDES PHY层电路220_1的第一校正输出引脚o_res_ack、SERDES PHY层电路220_2的第一校正输入引脚i_res_ack、SERDES PHY层电路220_2的第一校正输出引脚o_res_ack、…、SERDES PHY层电路220_n的第一校正输入引脚i_res_ack以及SERDES PHY层电路220_n的第一校正输出引脚o_res_ack。仲裁器550可以在第一期间提供致能态信号给SERDES PHY层电路220_1～220_n的其中一个的第一校正输入引脚i_res_ack，例如提供给SERDES PHY层电路220_1的第一校正输入引脚i_res_ack，以触发SERDES PHY层电路220_1进入校正态S320(假设SERDESPHY层电路220_1已经处于校正预备态S310并等待着第一校正输入引脚i_res_ack的致能态信号)。在此第一期间，仲裁器550会输出失能态信号给其他SERDES PHY层电路(例如SERDES PHY层电路220_2～220_n)的第一校正输入引脚i_res_ack。当SERDES PHY层电路220_1的第一校正输出引脚i_res_ack的信号为致能态时，仲裁器550可以结束所述第一期间并进入第二期间。
仲裁器550于第二期间提供致能态信号给SERDES PHY层电路220_1～220_n的其中另一个的第一校正输入引脚i_res_ack，例如提供给SERDES PHY层电路220_2的第一校正输入引脚i_res_ack，以触发SERDES PHY层电路220_2进入校正态S320(假设SERDES PHY层电路220_2已经处于校正预备态S310并等待着第一校正输入引脚i_res_ack的致能态信号)。在此第二期间，仲裁器550会输出失能态信号给其他SERDES PHY层电路(例如SERDESPHY层电路220_1与220_n)的第一校正输入引脚i_res_ack。当SERDES PHY层电路220_2的第一校正输出引脚i_res_ack的信号为致能态时，仲裁器550可以结束所述第二期间并进入第三期间。所述第三期间的操作可依此类推。因此，图5所示SERDES PHY层电路220_1～220_n可以分时轮流使用同一个参考电阻20，避免了参考电阻20所提供的参考电流因为并联效应而改变。
图6是依照本发明又一实施例所绘示一种集成电路600的电路方块示意图。请参照图6，集成电路600包括上层电路210、多个SERDES PHY层电路(例如图6所示620_1、620_2、…、620_n)以及至少一个参考电阻焊垫(例如图6所示240_1～240_n)。图6所示上层电路210、参考电阻焊垫240_1～240_n以及参考电阻20可以参照图2的相关说明而类推，故不再赘述。
SERDES PHY层电路620_1～620_n各自具有数据引脚。SERDES PHY层电路620_1～620_n的数据引脚各自电性耦接于上层电路210。SERDESPHY层电路620_1～620_n可以将上层电路210所输出的并行数据转换为串行数据，然后将此串行数据供应给下一级电路(未绘示，例如在集成电路600内部的其他电路，和/或是在集成电路600外部的电路)；和/或是，SERDESPHY层电路620_1～620_n可以从上一级电路(未绘示，例如在集成电路600内部的其他电路，和/或是在集成电路600外部的电路)接收串行数据，然后将此串行数据转换为并行数据以提供给上层电路210。举例来说，SERDESPHY层电路620_1可以将上层电路210所输出的第一并行数据转换为第一串行数据，和/或是将第二串行数据转换为第二并行数据以提供给上层电路610。SERDES PHY层电路620_2可以将上层电路210所输出的第三并行数据转换为第三串行数据，和/或是将第四串行数据转换为第四并行数据以提供给上层电路210。其他SERDES PHY层电路(例如620_n)可以参照SERDES PHY层电路620_1的相关说明而类推。关于SERDES PHY层电路620_1～620_n对串行数据与并行数据的转换操作可以参照图1所示SERDES PHY层电路120_1～120_n的相关说明，或是参照其他已知SERDES PHY层电路，故不再赘述。
SERDES PHY层电路620_1～620_n的参考电阻引脚各自电性连接至参考电阻焊垫240_1～240_n，如图6所示。参考电阻焊垫240_1～240_n用以共同电性连接至位于集成电路600外部的参考电阻20。在SERDES PHY层电路620_1～620_n被供电的初期，或是在SERDES PHY层电路620_1～620_n被重置(reset)时，SERDES PHY层电路620_1～620_n会进入初始化期间。在初始化期间SERDES PHY层电路620_1～620_n会进行多项初始化操作，包括电流校正。针对电流校正，SERDES PHY层电路620_1～620_n可能会同时(或不同时)进入校正预备态(或称闲置态)S310。无论如何，SERDESPHY层电路620_1～620_n会各自进行“判断操作”(例如下述图7所示操作，容后详述)。基于SERDES PHY层电路620_1～620_n各自所进行的“判断操作”，可以确保在同一时间中不会有多个SERDES PHY层电路处于校正态S320，因此SERDES PHY层电路620_1～620_n可以分时轮流使用经电性连接至参考电阻焊垫240_1～240_n的参考电阻20来进行电流校正。
SERDES PHY层电路620_1～620_n各自还具有第一校正输入引脚i_res_ack、第一校正输出引脚o_res_ack、第二校正输入引脚i_res_req与第二校正输出引脚o_res_req。SERDES PHY层电路620_2的第一校正输出引脚o_res_ack电性连接至SERDES PHY层电路620_1的第一校正输入引脚i_res_ack，而SERDES PHY层电路620_2的第二校正输入引脚i_res_req电性连接至SERDES PHY层电路620_1的第二校正输出引脚o_res_req。其他SERDES PHY层电路(例如620_n)可以参照SERDES PHY层电路620_1与620_2的相关说明而类推。SERDES PHY层电路620_n的第二校正输出引脚o_res_req电性连接至SERDES PHY层电路620_n的第一校正输入引脚i_res_ack。
在SERDES PHY层电路620_1～620_n被供电的初期，或是在SERDESPHY层电路620_1～620_n被重置时，SERDES PHY层电路620_1～620_n会进入初始化期间。在初始化期间，SERDES PHY层电路620_1～620_n会进入校正预备态S310，且控制电路(或系统，未绘示)会提供具有“致能态”(例如逻辑“1”)的信号给SERDES PHY层电路620_1的第二校正输入引脚i_res_req，以准备进行电流校正。当SERDES PHY层电路620_1～620_n没有处于校正完成态S330时，SERDES PHY层电路620_1～620_n各自将其第一校正输出引脚o_res_ack的信号保持为“失能态”(例如逻辑“0”)。
SERDES PHY层电路620_1采样第二校正输入引脚i_res_req的信号而获得经采样信号，然后SERDES PHY层电路620_1从第二校正输出引脚o_res_req输出此经采样信号给下一个SERDES PHY层电路620_2。其他SERDES PHY层电路620_2～620_n对引脚i_res_req与o_res_req的操作可以参照SERDES PHY层电路620_1的说明而类推。因此，控制电路(或系统，未绘示)所提供的致能态信号会被传送至SERDES PHY层电路620_n的第一校正输入引脚i_res_ack。
图7是依照本发明另一实施例说明SERDES PHY层电路的操作方法流程示意图。在此将以图6所示SERDES PHY层电路620_n作为说明范例，其他SERDES PHY层电路(例如620_1与620_2)可以参照SERDES PHY层电路620_n的说明而类推。请参照图6至图7，在步骤S710中，SERDES PHY层电路620_n会判断目前的操作状态是否为校正预备态S310。若SERDES PHY层电路620_n的操作状态为校正预备态S310，则步骤S720会被执行。在步骤S720中，SERDES PHY层电路620_n会判断SERDES PHY层电路620_n的第一校正输入引脚i_res_ack的信号是否为“致能态”(例如逻辑“1”)。若SERDES PHY层电路620_n的第一校正输入引脚i_res_ack的信号为“致能态”(例如逻辑“1”)，则步骤S730会被执行。在步骤S730中，SERDES PHY层电路620_n会判断SERDES PHY层电路620_n的第二校正输入引脚i_res_req的信号是否为“致能态”(例如逻辑“1”)。当SERDES PHY层电路620_n处于校正预备态S310，且SERDES PHY层电路620_n的第一校正输入引脚i_res_ack的信号为致能态(例如逻辑“1”)，且SERDES PHY层电路620_n的第二校正输入引脚i_res_req的信号为致能态(例如逻辑“1”)时，SERDESPHY层电路620_n从校正预备态S310进入校正态S320，以使用经电性连接至参考电阻焊垫240_1的参考电阻20进行电流校正(步骤S740)。
当SERDES PHY层电路620_n没有处于校正完成态S330时，SERDESPHY层电路620_n的第一校正输入引脚i_res_ack不电性连接至SERDES PHY层电路620_n的第一校正输出引脚o_res_ack，并使SERDES PHY层电路620_n的第一校正输出引脚o_res_ack的信号保持为失能态(例如逻辑“0”)。以此类推，其他SERDES PHY层电路(例如620_1与620_2)的第一校正输出引脚o_res_ack的信号亦为失能态。因此，除了处于校正态S320的SERDESPHY层电路620_n可以使用参考电阻20进行电流校正，其他SERDES PHY层电路仍然处于校正预备态S310而没有使用参考电阻20。
在步骤S750中，SERDES PHY层电路620_n判断步骤S740的电流校正的操作是否完成。本实施例并不限定所述“电流校正的操作”。在一些应用范例中，所述“电流校正的操作”可以相似于(或相同于)已知SERDES PHY层电路的电流校正。当SERDES PHY层电路620_n完成电流校正后，SERDESPHY层电路620_n从校正态S320进入校正完成态S330，以停止使用参考电阻20并将SERDES PHY层电路620_n的第一校正输入引脚i_res_ack电性连接至SERDES PHY层电路620_n的第一校正输出引脚o_res_ack(步骤S760)。因此，SERDES PHY层电路620_n的第一校正输入引脚i_res_ack的致能态信号(例如逻辑“1”)可以经由SERDES PHY层电路620_n的第一校正输出引脚o_res_ack被传送至下一个SERDES PHY层电路的第一校正输入引脚i_res_ack，进而触发所述下一个SERDES PHY层电路进入校正态S320。因此，SERDES PHY层电路620_1～620_n可以分时轮流使用参考电阻20，避免了参考电阻20所提供的参考电流因为并联效应而改变。
值得注意的是，在不同的应用情境中，上述控制电路(或系统，未绘示)、上层电路210和/或仲裁器550的相关功能可以利用一般的编程语言(programming languages，例如C或C++)、硬件描述语言(hardware descriptionlanguages，例如Verilog HDL或VHDL)或其他合适的编程语言来实现为软件、固件或硬件。在不同的应用情境中，上述SERDES PHY层电路220_1～220_n和/或SERDES PHY层电路620_1～620_n的相关功能可以利用硬件描述语言(hardware description languages，例如Verilog HDL或VHDL)或其他合适的编程语言来实现为固件或硬件。可执行所述相关功能的软件(或固件)可以被布置为任何已知的计算机可存取介质(computer-accessible medias)，例如磁带(magnetic tapes)、半导体(semiconductors)存储器、磁盘(magneticdisks)或光盘(compact disks，例如CD-ROM或DVD-ROM)，或者可通过互联网(Internet)、有线通信(wired communication)、无线通信(wirelesscommunication)或其它通信介质传送所述软件(或固件)。所述软件(或固件)可以被存放在计算机的可存取介质中，以便于由计算机的处理器来存取/执行所述软件(或固件)的编程码(programming codes)。另外，本发明的装置和方法可以通过硬件和软件的组合来实现。
综上所述，本发明上述诸实施例所述集成电路(例如200、500和/或600)以及其SERDES PHY层电路(例如220_1～220_n和/或620_1～620_n)的操作方法，可以提供一机制来确保多个SERDES PHY层电路不会同时使用同一个参考电阻20。因此，多个SERDES PHY层电路220_1～220_n(或620_1～620_n)可以分时共用同一个参考电阻20，而大幅节省了用以进行电流校正的参考电阻的数量。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (9)

1.一种集成电路，其特征在于，所述集成电路包括：
第一参考电阻焊垫，用以电性连接至位于该集成电路外部的参考电阻；
上层电路；以及
第一串行器/解串器物理层电路，其数据引脚电性耦接于该上层电路，用以将该上层电路所输出的第一并行数据转换为第一串行数据，或是将第二串行数据转换为第二并行数据以提供给该上层电路，其中该第一串行器/解串器物理层电路还具有参考电阻引脚、第一校正输入引脚与第一校正输出引脚，该参考电阻引脚电性连接至该第一参考电阻焊垫，当该第一串行器/解串器物理层电路处于校正预备态且该第一校正输入引脚的信号为致能态时该第一串行器/解串器物理层电路从该校正预备态进入校正态以使用经电性连接至该第一参考电阻焊垫的该参考电阻进行电流校正，当完成该电流校正后该第一串行器/解串器物理层电路从该校正态进入校正完成态以停止使用该参考电阻并将该第一校正输入引脚电性连接至该第一校正输出引脚，当该第一串行器/解串器物理层电路没有处于该校正完成态时该第一串行器/解串器物理层电路将该第一校正输入引脚不电性连接至该第一校正输出引脚并使该第一校正输出引脚的信号为失能态。
2.如权利要求1所述的集成电路，其特征在于，所述集成电路还包括：
第二参考电阻焊垫，用以电性连接至位于该集成电路外部的该参考电阻；以及
第二串行器/解串器物理层电路，其数据引脚电性耦接于该上层电路，用以将该上层电路所输出的第三并行数据转换为第三串行数据，或是将第四串行数据转换为第四并行数据以提供给该上层电路，其中该第二串行器/解串器物理层电路还具有参考电阻引脚、第一校正输入引脚与第一校正输出引脚，该第二串行器/解串器物理层电路的该参考电阻引脚电性连接至该第二参考电阻焊垫，该第二串行器/解串器物理层电路的该第一校正输出引脚电性连接至该第一串行器/解串器物理层电路的该第一校正输入引脚。
3.如权利要求1所述的集成电路，其特征在于，所述集成电路还包括：
第二参考电阻焊垫，用以电性连接至位于该集成电路外部的该参考电阻；
第二串行器/解串器物理层电路，其数据引脚电性耦接于该上层电路，用以将该上层电路所输出的第三并行数据转换为第三串行数据，或是将第四串行数据转换为第四并行数据以提供给该上层电路，其中该第二串行器/解串器物理层电路还具有参考电阻引脚、第一校正输入引脚与第一校正输出引脚；以及
仲裁器，耦接至该第一串行器/解串器物理层电路的该第一校正输入引脚、该第一串行器/解串器物理层电路的该第一校正输出引脚、该第二串行器/解串器物理层电路的该第一校正输入引脚以及该第二串行器/解串器物理层电路的该第一校正输出引脚，其中该仲裁器在第一期间提供致能态信号给该第一串行器/解串器物理层电路的该第一校正输入引脚以触发该第一串行器/解串器物理层电路进入该校正态，当该第一串行器/解串器物理层电路的该第一校正输出引脚的信号为该致能态时该仲裁器结束该第一期间，该仲裁器在第二期间提供致能态信号给该第二串行器/解串器物理层电路的该第一校正输入引脚以触发该第二串行器/解串器物理层电路进入该校正态，当该第二串行器/解串器物理层电路的该第一校正输出引脚的信号为该致能态时该仲裁器结束该第二期间。
4.如权利要求1所述的集成电路，其特征在于，该第一串行器/解串器物理层电路还具有第二校正输入引脚与第二校正输出引脚，该第一串行器/解串器物理层电路采样该第二校正输入引脚的信号而获得经采样信号，该第一串行器/解串器物理层电路从该第二校正输出引脚输出该经采样信号，以及当该第一串行器/解串器物理层电路处于该校正预备态且该第一校正输入引脚的信号为该致能态且该第二校正输入引脚的信号为该致能态时该第一串行器/解串器物理层电路从该校正预备态进入该校正态。
5.如权利要求4所述的集成电路，其特征在于，所述集成电路还包括：
第二参考电阻焊垫，用以电性连接至位于该集成电路外部的该参考电阻；以及
第二串行器/解串器物理层电路，其数据引脚电性耦接于该上层电路，用以将该上层电路所输出的第三并行数据转换为第三串行数据，或是将第四串行数据转换为第四并行数据以提供给该上层电路，其中该第二串行器/解串器物理层电路还具有参考电阻引脚、第一校正输入引脚、第一校正输出引脚、第二校正输入引脚与第二校正输出引脚，该第二串行器/解串器物理层电路的该参考电阻引脚电性连接至该第二参考电阻焊垫，该第二串行器/解串器物理层电路的该第一校正输出引脚电性连接至该第一串行器/解串器物理层电路的该第一校正输入引脚，该第二串行器/解串器物理层电路的该第二校正输入引脚电性连接至该第一串行器/解串器物理层电路的该第二校正输出引脚。
6.如权利要求5所述的集成电路，其特征在于，该第二串行器/解串器物理层电路的该第二校正输出引脚电性连接至该第二串行器/解串器物理层电路的该第一校正输入引脚。
7.一种串行器/解串器物理层电路的操作方法，其特征在于，所述操作方法包括：
当该串行器/解串器物理层电路处于校正预备态且该串行器/解串器物理层电路的校正输入引脚的信号为致能态时，使该串行器/解串器物理层电路从该校正预备态进入校正态，使得该串行器/解串器物理层电路使用参考电阻进行电流校正；
当完成该电流校正后，使该串行器/解串器物理层电路从该校正态进入校正完成态，以停止使用该参考电阻并将该校正输入引脚电性连接至该串行器/解串器物理层电路的校正输出引脚；以及
当该串行器/解串器物理层电路没有处于该校正完成态时，将该校正输入引脚不电性连接至该校正输出引脚并使该校正输出引脚的信号为失能态。
8.一种串行器/解串器物理层电路的操作方法，其特征在于，所述操作方法包括：
当该串行器/解串器物理层电路处于校正预备态且该串行器/解串器物理层电路的第一校正输入引脚的信号为致能态且该串行器/解串器物理层电路的第二校正输入引脚的信号为该致能态时，使该串行器/解串器物理层电路从该校正预备态进入校正态，使得该串行器/解串器物理层电路使用参考电阻进行电流校正；
当完成该电流校正后，使该串行器/解串器物理层电路从该校正态进入校正完成态，以停止使用该参考电阻并将该第一校正输入引脚电性连接至该串行器/解串器物理层电路的第一校正输出引脚；以及
当该串行器/解串器物理层电路没有处于该校正完成态时，将该第一校正输入引脚不电性连接至该第一校正输出引脚并使该第一校正输出引脚的信号为失能态。
9.如权利要求8所述的串行器/解串器物理层电路的操作方法，其特征在于，所述操作方法还包括：
采样该第二校正输入引脚的信号而获得经采样信号；以及
从该串行器/解串器物理层电路的第二校正输出引脚输出该经采样信号。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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