CN203733110U

CN203733110U - 内部整合电路与其控制电路

Info

Publication number: CN203733110U
Application number: CN201320838471.0U
Authority: CN
Inventors: 杨东坪
Original assignee: ALPHA NETWORKS (CHENGDU) Co Ltd
Current assignee: ALPHA NETWORKS (CHENGDU) Co Ltd
Priority date: 2013-12-18
Filing date: 2013-12-18
Publication date: 2014-07-23
Anticipated expiration: 2023-12-18

Abstract

本实用新型为一种内部整合电路与其控制电路。内部整合电路包含控制电路与多个子装置。控制电路包含：一中央处理单元，其输出一数据信号、一时脉信号与多个定址信号，其中该时脉信号传送至该等子装置；以及，一通用解码开关，电连接于该等子装置与该中央处理单元，其于接收该数据信号与该等定址信号后，根据该等定址信号而选择将该数据信号输出至该等子装置的一者。

Description

内部整合电路与其控制电路

技术领域

本实用新型是有关于一种内部整合电路(I2C)与其控制电路，且特别是有关于一种搭配子装置使用的内部整合电路与其控制电路。

背景技术

内部整合电路（Inter-Integrated Circuit，简称为I2C）是一种串列通信总线，使用多主从架构。根据I2C的规范，I2C总线包含一条序列数据线(Serial Data，简称为SDA)和一条序列时脉线(Serial Clock，简称为SCL)。I2C总线可用在中央处理单元(CPU)与被控晶片(integrated chip，简称为IC)间、IC与IC之间进行双向传送和接收数据。

请参照图1，其绘示现有技术使用I2C定址架构的示意图。此图示说明中央处理单元11要对八个子(slave)装置(第一子装置151～第八子装置158)进行存取时，需使用I2C专用定址电路13对地址进行转换。

首先，中央处理单元11将数据信号CPU_SDA、时脉信号CPU_SCL传送至I2C专用定址电路。其后，必须再由I2C专用定址电路将数据信号CPU_SDA、时脉信号CPU_SCL传送至子装置的其中一个。例如：若中央处理单元11希望控制第一子装置151时，I2C专用定址电路将对应输出第一数据分支信号SDA0、第一时脉分支信号SCL0至第一子装置151。若中央处理单元11希望控制第二子装置151时，I2C专用定址电路将对应输出第二数据分支信号SDA1、第二时脉分支信号SCL1至第二子装置152。其余类推。

为了能将数据信号CPU_SDA、时脉信号CPU_SCL传递至被中央处理单元11选定的子装置，I2C专用定址电路13需使用复杂的架构。连带的，I2C专用定址电路13的价格也相当昂贵，进而影响导致制造商的生产成本。

请参见图2，其是I2C专用定址电路内部构造的示意图。尽管此图式已经过简化，却仍可看出其内部结构相当复杂。在此图式中，I2C总线控制器137用于接收I2C总线上的定址信号A0、A1、A2。输入滤波器135用于接收CPU传送的时脉信号CPU_SCL、数据信号CPU_SDA。此外，I2C专用定址电路还包含重置电路133与切换逻辑131。

其中，切换逻辑131根据I2C总线控制器137的输出信号，决定应对应输出于哪一组SCL、SDA。例如。通过切换逻辑131产生第一时脉分支信号SCL0、第一数据分支信号SDA0至第一子装置151；通过切换逻辑131产生第二时脉分支信号SCL1、第二数据分支信号SDA1至第二子装置152；其余类推。

举例而言，制造商使用的I2C专用定址电路可能PCA9548电路、PAC9545电路等，其特点为价格昂贵。承上，如何以较为经济的方式让中央处理单元通过I2C规格控制子装置，为一待解决的课题。

实用新型内容

本实用新型的一方面为一种内部整合电路，包含：多个子装置；一控制电路，包含：一中央处理单元，其输出一数据信号、一时脉信号与多个定址信号，其中该时脉信号传送至该等子装置；以及，一通用解码开关，电连接于该等子装置与该中央处理单元，其于接收该数据信号与该等定址信号后，根据该等定址信号而选择将该数据信号输出至该等子装置的一者。

本实用新型的另一方面为一种内部整合电路的控制电路，电连接于多个子装置，该控制电路包含：一中央处理单元，其输出一数据信号、一时脉信号与多个定址信号，其中该时脉信号传送至该等子装置；以及，一通用解码开关，电连接于该等子装置与该中央处理单元，其于接收该数据信号与该等定址信号后，根据该等定址信号而选择将该数据信号输出至该等子装置的一者。

为了对本实用新型的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1，其绘示现有技术使用I2C定址架构的示意图。

图2，其是I2C专用定址电路内部构造的示意图。

图3，其是本实用新型的内部整合电路的第一实施例的示意图。

图4，其是图3的通用解码开关内部构造的示意图。

图5，其是图3的通用解码开关解码定址信号的示意图。

图6，其是本实用新型的内部整合电路的第二实施例的示意图。

图7，其是图6的通用解码开关内部构造的示意图。

图8，其是图6的通用解码开关解码定址信号的示意图。

其中，附图标记说明如下：

中央处理单元11、21、31

I2C专用定址电路13

第一子装置151、251、351

第二子装置152、252、352

第三子装置153、253、353

第四子装置154、254、354

第八子装置158、358

切换逻辑131

重置电路133

输入滤波器135

I2C总线控制器137

通用解码开关23、33

逻辑电平转换器231、331

解码器233、33

控制电路20、30

内部整合电路2、3

具体实施方式

请参见图3，其是本实用新型的内部整合电路的第一实施例的示意图。由图3可以看出，内部整合电路2包含：第一子装置251、第二子装置252、第三子装置253、第四子装置254与控制电路20。控制电路20进一步包含中央处理单元21与通用解码开关23。其中，通用解码开关23电连接于子装置(251、252、253、254)与中央处理单元21之间。其中，中央处理单元21将输出数据信号CPU_SDA、时脉信号CPU_SCL与定址信号A0、A1。

时脉信号CPU_SCL由中央处理单元21直接传送至各个子装置(251、252、253、254)。换言之，各个子装置(251、252、253、254)将共用时脉信号CPU_SCL。通过共用时脉信号CPU_SCL的使用，子装置(251、252、253、254)与控制电路20间的连线数量将减少。

另一方面，数据信号CPU_SDA与定址信号A0、A1则先由通用解码开关23接收后，再通过通用解码开关23传送至被选定的子装置。此处所述之，被选定的子装置代表，根据定址信号而选择的子装置。

请参见图4，其是图3的通用解码开关内部构造的示意图。通用解码开关23包含：逻辑电平转换器231、解码器233。实际应用时，通用解码开关23可为74LV4051电路。

逻辑电平转换器231经由定址信号A0、A1而电连接于中央处理单元。逻辑电平转换器231接收定址信号A0、A1后，将定址信号A0、A1的电压电平加以转换。并且，将电压电平经过后的定址信号A0、A1传送至解码器233。

再者，解码器233经由数据信号CPU_SDA而电连接于中央处理单元23。此外，解码器233还利用个别的数据分支信号(SDA0、SDA_1、SDA_2、SDA_3)而选择性电连接于子装置的其中一个。关于解码器233如何根据定址信号而选择传送数据信号CPU_SDA的对象(子装置)，可进一步参看图5的说明。

请参见图5，其是图3的通用解码开关解码定址信号的示意图。此图式以布尔逻辑(Boolean Logic)组合表示根据定址信号(A0、A1)的变化，所对应的经解码器233输出的数据分支信号。经解码器233输出的数据分支信号，将通过总线闩(Bus Latch)传送至相对应的各个子装置。

当定址信号为(A1,A0)=(0,0)时，通用解码开关23通过第一数据分支信号SDA0将数据信号CPU_SDA输出至第一子装置251。当定址信号为(A1,A0)=(0,1)时，通用解码开关23输出第二数据分支信号SDA1将数据信号CPU_SDA输出至第二子装置252。当定址信号为(A1,A0)=(1,0)时，通用解码开关23通过第三数据信号SDA2将数据信号CPU_SDA输出至第三子装置253。当定址信号为(A1,A0)=(1,1)时，通用解码开关23通过第四数据分支信号SDA3将数据信号CPU_SDA输出至第四子装置254。

请参见图6，其是本实用新型的内部整合电路的第二实施例的示意图。内部整合电路3包含：多个子装置(第一子装置351、第二子装置352、第三子装置352、第四子装置354...第八子装置358)与控制电路30。控制电路30进一步包含中央处理单元31与通用解码开关33。其中，通用解码开关33电连接于子装置(351、352、353、354...358)与中央处理单元31之间。中央处理单元31将输出数据信号CPU_SDA、时脉信号CPU_SCL与定址信号A0、A1。

时脉信号CPU_SCL由中央处理单元31直接传送至各个子装置(351、352、353、354...358)。换言之，各个子装置(351、352、353、354...358)将共用时脉信号CPU_SCL。通过共用时脉信号CPU_SCL的使用，子装置(351、352、353、354...358)与控制电路30间的连线数量将减少。

另一方面，数据信号CPU_SDA与定址信号A0、A1、A2则先由通用解码开关33接收后，再通过通用解码开关33传送至被选定的子装置。此处所述之，被选定的子装置代表，根据定址信号而选择的子装置。

此图式的控制电路30的架构与图3大致相同，两个图式的主要差异为：由中央处理单元31输出的定址信号的数量较多。据此，经由通用解码开关33产生的数据分支信号的个数较多，且图6的中央处理单元31能控制数量较多的子装置。

请参见图7，其是图6的通用解码开关内部构造的示意图。此图式的通用解码开关33具有与图4大致相似的架构，即，由逻辑电平转换器331转换定址信号的电压电平；并且，由解码器进一步进行解码得出数据分支信号(SDA0～SDA7)。惟，通用解码开关接收的定址信号的数量较多(A0～A2)。连带的，经由解码器333产生的数据分支信号的数量也较多。换言之，此种解码开关33可用于子装置较多的情形。此处的通用解码开关33可为74HC4052电路、74HCT4052电路。

请参见图8，其是图6的通用解码开关解码定址信号的示意图。此图式以布尔逻辑组合表示根据定址信号(A0、A1、A2)的变化，所对应的经解码器333输出的数据分支信号。经解码器333输出的数据分支信号，号将通过总线闩(Bus Latch)传送至相对应的各个子装置。

当定址信号为(A2,A1,A0)=(0,0,0)时，通用解码开关33输出第一数据分支信号SDA0至第一子装置351。当定址信号为(A2,A1,A0)=(0,0,1)时，通用解码开关33通过第二数据分支信号SDA1将数据信号CPU_SDA输出至第二子装置352。当定址信号为(A2,A1,A0)=(0,1,0)时，通用解码开关33通过第三数据分支信号SDA2将数据信号CPU_SDA输出至第三子装置353。当定址信号为(A2,A1,A0)=(0,1,1)时，通用解码开关33通过第四数据分支信号SDA3将数据信号CPU_SDA输出至第四子装置354。其余子装置接收数据信号的方式亦可类推得出，此处不再详述。

在本实用新型中，中央处理单元是利用通用输入/输出(General PurposeInput/Output，简称为GPIO)接脚、总线闩输出定址信号。根据前述两个实施例可以得之，即使子装置的个数增加时，此种架构仅需对应增加GPIO用来作为定址信号的数量。附带一提的是，此处的子装置仅需是同样依循I2C规范即可，子装置本身的功能并不需要被限定。

承上，本实用新型通过通用解码开关的使用，可大幅简化电路布局(layout)的复杂度，达到节省印刷电路板(Printed Circuit Board，简称为PCB)空间的效果。本实用新型还可降低控制电路的生产成本，并快速的提供在多个子装置间切换的效果。

此实用新型采用由中央处理单元搭配通用输入/输出接脚、通用解码开关与总线闩的作法，其控制方式相对简便且扩充性佳。此外，通用解码开关的设计相对简易。当制造商采用通用解码开关取代现有技术的I2C专用定址电路时，还可在生产具有I2C架构的系统时，大幅降低生产成本。

综上所述，虽然本实用新型已以较佳实施例揭示如上，然其并非用以限定本新型。本新型所属技术领域中技术人员，在不脱离本实用新型的精神和范围内，当可作各种的更动与润饰。因此，本新型的保护范围当视所附的权利要求范围所界定者为准。

Claims

1.一种内部整合电路，包含：

多个子装置；

一控制电路，包含：

一中央处理单元，其输出一数据信号、一时脉信号与多个定址信号，其中该时脉信号传送至该多个子装置；以及，

一通用解码开关，电连接于该等子装置与该中央处理单元，其于接收该数据信号与该多个定址信号后，根据该多个定址信号而选择将该数据信号输出至该多个子装置的一者。

2.如权利要求1的内部整合电路，其特征在于，该通用解码开关包含：

一逻辑电平转换器，电连接于该中央处理单元，其接收该多个定址信号；以及，

一解码器，电连接于该中央处理单元、该多个子装置与该逻辑电平转换器，其根据该等定址信号而选择该等子装置的一者接收该数据信号。

3.如权利要求2的内部整合电路，其特征在于，该逻辑电平转换器将该多个定址信号的电压电平转换后，提供经转换后的该多个定址信号予该解码器。

4.如权利要求2的内部整合电路，其特征在于，该解码器根据该多个定址信号的布尔逻辑组合而选择该多个子装置的一者接收该数据信号。

5.如权利要求1的电路，其中该通用解码开关为一74HC4052电路、一74HCT4052电路或一74LV4051电路。

6.如权利要求1的内部整合电路，其特征在于，该多个子装置的个数对应于该多个定址信号的数量。

7.如权利要求1的内部整合电路，其特征在于，该中央处理单元通过多个通用输入/输出接脚而输出该多个定址信号。

8.一种内部整合电路的控制电路，其特征在于，电连接于多个子装置，该控制电路包含：

一通用解码开关，电连接于该多个子装置与该中央处理单元，其于接收该数据信号与该多个定址信号后，根据该多个定址信号而选择将该数据信号输出至该多个子装置的一者。

9.如权利要求8的控制电路，其特征在于，该通用解码开关包含：

一解码器，电连接于该中央处理单元、该多个子装置与该逻辑电平转换器，其根据该多个定址信号而选择该多个子装置的一者接收该数据信号。

10.如权利要求9的控制电路，其特征在于，该逻辑电平转换器将该多个定址信号的电压电平转换后，提供经转换后的该多个定址信号予该解码器。