CN204904204U - 一种芯片复位电路 - Google Patents
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Abstract
本实用新型公开了一种芯片复位电路，包括硬件复位电路、I2C总线电路、与门器及被控芯片，所述硬件复位电路的输出端及I2C总线电路的输出端连接与门器的输入端，所述与门器的输出端连接被控芯片的输入端。采用本实用新型，将I2C总线电路通过与门器与硬件复位电路相与来对被控芯片进行复位控制，可减少CPU的I/O管脚使用，也减少了对CPU资源的占用，初始状态稳定，不会对所关联的被控芯片产生干扰，同时也减小被控芯片对CPU的干扰，增加了CPU运行的稳定性。
Description
技术领域
本实用新型涉及集成电路技术领域，尤其涉及一种芯片复位电路。
背景技术
在电路板设计中，芯片复位是通过硬复位与软复位的相与来实现控制。
现有技术中，软复位功能一般通过CPU的I/O管脚的直接输出来控制被控芯片的复位，使被控芯片与主控芯片直接相连接。然而，实际应用中，电路板的复位需求相当大，相应地，电路板复位需求越多，则需要越多的CPU的I/O管脚来进行配置，同时也需要占用越多的CPU资源；而且上电启动过程中，CPU的I/O管脚的初始状态不确定，在没配置前会影响被控芯片，使被控芯片产生不稳定现象。
发明内容
本实用新型所要解决的技术问题在于，提供一种结构简单、稳定性强的芯片复位电路，可减少了对CPU资源的占用。
为了解决上述技术问题，本实用新型提供了一种芯片复位电路，包括硬件复位电路、I2C总线电路、与门器及被控芯片，所述硬件复位电路的输出端及I2C总线电路的输出端连接与门器的输入端，所述与门器的输出端连接被控芯片的输入端。
作为上述方案的改进，所述I2C总线电路包括主控芯片。
作为上述方案的改进，所述主控芯片为PCA9555芯片。
作为上述方案的改进，所述主控芯片上设有3个地址管脚，用于配置地址。
作为上述方案的改进，所述主控芯片上还设有16个I/O管脚，用于与外围设备交换数据。
作为上述方案的改进，所述主控芯片上还设有一组I2C串行总线，用于连接微控制器及外围设备。
作为上述方案的改进，所述I2C串行总线包括SDA数据线及SCL时钟信号线。
作为上述方案的改进，所述硬件复位电路包括第一电阻、第二电阻及开关。
实施本实用新型的有益效果在于：
本实用新型芯片复位电路包括硬件复位电路、I2C总线电路、与门器及被控芯片，将I2C总线电路通过与门器与硬件复位电路相与来对被控芯片进行复位控制。被控芯片需要高低电平控制时，只需要通过I2C总线电路向主控芯片写入一组相应的数据就可实现对相应I/O管脚的配置，从而实现对被控芯片的控制，不需要CPU的I/O管脚的直接输出来控制被控芯片复位，减少了CPU的I/O管脚使用，也减少了对CPU资源的占用。
同时，I2C总线电路占用的空间非常小，可减少电路板的空间和被控芯片管脚数量，大大降低了互联成本。
另外，本实用新型的16个I/O管脚在电路板上电启动过程中，当I2C总线电路没有对其进行配置时，均为高电平，为一个固定状态，只有I2C总线电路进行了相应的配置，才会根据所对应的配置而发生改变，初始状态稳定，不会对所关联的被控芯片产生干扰，同时也减小了被控芯片对CPU的干扰，增加了CPU运行的稳定性。
附图说明
图1是本实用新型芯片复位电路的实施例结构示意图；
图2是图1中硬件复位电路的实施例结构示意图；
图3是图1中I2C总线电路的实施例结构示意图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步地详细描述。仅此声明，本发明在文中出现或即将出现的上、下、左、右、前、后、内、外等方位用词，仅以本发明的附图为基准，其并不是对本发明的具体限定。
参见图1，图1显示了本实用新型的芯片复位电路的第一实施例，包括：硬件复位电路1、I2C总线电路2、与门器3及被控芯片4，所述硬件复位电路1的输出端及I2C总线电路2的输出端连接与门器3的输入端，所述与门器3的输出端连接被控芯片4的输入端。其中，硬件复位电路1用于对被控芯片4的复位进行硬控制，I2C总线电路2用于对被控芯片4的复位进行软控制。
I2C（Inter－IntegratedCircuit）总线用于连接微控制器及其外围设备，其具有良好的简单性和有效性。
现有技术中，被控芯片的软复位功能一般通过CPU的I/O管脚的直接输出来控制，使被控芯片与主控芯片直接相连接。而本实用新型中，被控芯片不直接与主控芯片相连接，而是通过I2C总线电路来对被控芯片的复位进行软控制，减少了CPU的I/O管脚使用，同时，I2C总线电路占用的空间非常小，可减少电路板的空间和被控芯片管脚数量，大大降低了互联成本。
如图2所示，I2C总线电路包括主控芯片。所述主控芯片优选为PCA9555芯片，但不以此为限制。
本实用新型中，使用I2C总线电路中的主控芯片来代替CPU的直接输出控制，增加了稳定性，也减少了CPU的I/O管脚使用。
所述主控芯片上设有3个地址管脚，用于配置地址。具体地，通过3个地址管脚A0、A1、A2则可配置8个芯片地址，即共有8个地址可以通过配置选择使用，同时，根据与I2C总线电路上其他芯片地址不冲突原则，可在8个地址中选择一个地址作为主控芯片挂载在I2C总线电路上的地址。
所述主控芯片上还设有16个I/O管脚，用于与外围设备交换数据。16个I/O管脚（即IO1_0、IO1_1、IO1_2、IO1_3、IO1_4、IO1_5、IO1_6、IO1_7、IO0_0、IO0_1、IO0_2、IO0_3、IO0_4、IO0_5、IO0_6及IO0_7）可分成两组，每组8位，16个I/O管脚可根据高/低电平并通过主控芯片内的控制器来配置16个I/O的输出状态。
所述主控芯片上还设有一组I2C串行总线，用于连接微控制器及外围设备。所述I2C串行总线包括SDA数据线及SCL时钟信号线。
在本实用新型中，将主控芯片的I/O管脚通过与门器3与硬件复位电路1相与来对被控芯片4进行复位控制。被控芯片4需要高低电平控制时，只需要通过I2C总线电路2向主控芯片写入一组相应的数据就可实现对相应I/O管脚的配置，从而实现对被控芯片4的控制，不需要CPU的I/O管脚的直接输出来控制被控芯片4复位，减少了对CPU资源的占用。另外，16个I/O管脚在电路板上电启动过程中，当I2C总线电路2没有对其进行配置时，均为高电平，为一个固定状态，只有I2C总线电路2进行了相应的配置，才会根据所对应的配置而发生改变，与CPU的I/O管脚的直接输出来控制被控芯片4复位相比，本实用新型在上电启动过程中初始状态稳定，不会对所关联的被控芯片4产生干扰，同时也减小了被控芯片4对CPU的干扰，增加了CPU运行的稳定性。
如图3所示，硬件复位电路1包括第一电阻R1、第二电阻R2及开关S1。
复位被控芯片4时，将与被控芯片4相连接的主控芯片的I/O管脚通过I2C总线电路配置为低电平，在逻辑上表示“0”，硬复位电路1在无操作时为高电平，逻辑上表示“1”，通过与门器3相与后输出低电平，也就是逻辑“0”，就可实现对被控芯片4的复位。
由上可知，本实用新型将I2C总线电路设计在芯片复位电路中，所占CPU资源少，稳定性强。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。
Claims (8)
1.一种芯片复位电路，其特征在于，包括硬件复位电路、I2C总线电路、与门器及被控芯片，所述硬件复位电路的输出端及I2C总线电路的输出端连接与门器的输入端，所述与门器的输出端连接被控芯片的输入端。
2.如权利要求1所述的芯片复位电路，其特征在于，所述I2C总线电路包括主控芯片。
3.如权利要求2所述的芯片复位电路，其特征在于，所述主控芯片为PCA9555芯片。
4.如权利要求2所述的芯片复位电路，其特征在于，所述主控芯片上设有3个地址管脚，用于配置地址。
5.如权利要求4所述的芯片复位电路，其特征在于，所述主控芯片上还设有16个I/O管脚，用于与外围设备交换数据。
6.如权利要求5所述的芯片复位电路，其特征在于，所述主控芯片上还设有一组I2C串行总线，用于连接微控制器及外围设备。
7.如权利要求6所述的芯片复位电路，其特征在于，所述I2C串行总线包括SDA数据线及SCL时钟信号线。
8.如权利要求1所述的芯片复位电路，其特征在于，所述硬件复位电路包括第一电阻、第二电阻及开关。
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|---|---|---|---|---|
| CN107766285A (zh) * | 2017-09-12 | 2018-03-06 | 郑州云海信息技术有限公司 | 一种基于fpga挂载外部存储的复位系统 |
| CN111208892A (zh) * | 2020-01-10 | 2020-05-29 | 江苏钜芯集成电路技术股份有限公司 | 一种用串行i2c信号对芯片系统实现复位的方法 |
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