CN106796265A - Ic中的裸片内晶体管特性 - Google Patents

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Abstract

在示例性的实施例中，一种集成电路(IC)(102)，包括：多个晶体管(122)，其被设置在所述IC的裸片上的多个位置(120)中；导体(124)，其被耦接至所述多个晶体管中的每一个的端子；数模转换器(DAC)(108)，其被耦接至所述导体，从而响应于数字输入以用电压信号驱动所述多个晶体管；以及模数转换器(ADC)(110)，其被耦接至所述导体的至少一部分，从而响应于在所述多个晶体管中的响应于所述电压信号而感应的电流信号以生成采样，所述采样指示用于所述多个晶体管的至少一个静电特性。

Description

IC中的裸片内晶体管特性
技术领域
本公开的实例大体上涉及集成电路，更具体地，涉及集成电路中的裸片内晶体管特性。
背景技术
集成电路(IC)在制造期间会被测试，以保持器件的质量。晶片验收测试(WAT)是用于测试晶片(在其上形成有多个IC)性能的一种技术。WAT技术包括提供分布在晶片的外围区域中(例如在IC之间的划片槽内)的多个测试结构。在测试期间，测试器用测试信号驱动被选择的测试结构，以测试晶片的不同性质，例如晶体管特性。在分拣和封装IC之前，会先在晶片上执行WAT。
对于WAT，由于测试结构设置在晶片的外围区域(例如，在划片槽内)，测试结构不直接测试IC本身的特性。通常，为了减少制造过程中的测试时间，在晶片上仅形成有限数量的测试结构(即，小于IC的数量)。此外，IC可以在分拣和/或封装之后进行额外的处理/测试步骤，例如高温操作寿命(HTOL)测试等，其可以有助于进一步测试IC的特性。一旦IC从晶片中分离，WAT技术不能被用于测试IC。
发明内容
本公开描述了一种集成电路中的裸片内晶体管特性。在示例性的实施例中，一种集成电路(IC)包括：多个晶体管，其被设置在所述IC的裸片上的多个位置中；导体，其被耦接至所述多个晶体管中的每一个的端子；数模转换器(DAC)，其被耦接至所述导体，从而响应于数字输入以用电压信号驱动所述多个晶体管；以及模数转换器(ADC)，其被耦接至所述导体的至少一部分，从而响应于在所述多个晶体管中响应于所述电压信号而感应的电流信号生成采样，所述采样指示用于所述多个晶体管的至少一个静电特性。
在另一示例性实施例中，一种对集成电路(IC)进行测试的系统包括：多个晶体管模块，其被设置在所述IC的裸片上的多个位置中；在所述IC上并被耦接至所述多个晶体管模块的控制电路，其被配置成驱动所述多个晶体管，以获得测试测量结果；以及在所述IC上并被耦接至所述控制电路的测试电路，其被配置成从所述测试测量结果导出晶体管特性。
在另一示例性实施例中，一种对集成电路(IC)进行测试的方法包括：使用在所述IC上的数模转换器(DAC)将电压信号驱动到多个晶体管，所述多个晶体管被设置在所述IC的裸片上的多个位置中；响应于在所述多个晶体管内的感应电流信号，使用在所述IC上的模数转换器(ADC)以生成采样；以及从所述采样导出用于所述多个晶体管的至少一个静电特性。
附图说明
为了可以详细地理解上述特征，可以通过参考示例实施方式来实现上面简要概述的更具体的描述，其中一些示例实施方式在附图中示出。然而，应当注意，附图仅示出了典型的示例性实施例，因此不应被认为是对本申请的范围的限制
图1是描绘了根据某一示例性实施例的IC测试系统的框图；
图2是描绘了根据另一示例性实施例的IC测试系统的框图；
图3是描绘了根据某一示例性实施例的测试配置的示意图；
图4是描绘了根据某一示例性实施例的可编程IC的框图；
图5示出了根据某一示例性实施例的现场可编程门阵列(FPGA)架构；
图6是描绘了根据某一示例性实施例的对集成电路进行测试的方法的流程图；
图7是描绘了根据某一示例性实施例的测试系统的框图。
为了便于理解，在可能的情况下使用相同的附图标记来表示附图中共同的相同元件。可以预期的是，一个示例中的元件可以被有利地并入其它示例中。
具体实施方式
本公开描述了集成电路中的裸片内的晶体管特性。在示例性实施例中，集成电路(IC)包括设置在IC的裸片上的多个位置中的多个晶体管模块。每个晶体管模块均可以包括形成在裸片上的一个或多个晶体管。每个晶体管模块中的晶体管均可以专用于表征的目的，或者可以是IC上的电路的功能部分。在IC上实施的控制电路可以用电压信号驱动模块中的晶体管，并且测量感应电流信号或从感应电流信号导出的信号。可以从测试测量结果导出晶体管特性，包括各种静电特性，诸如电流-电压关系、电荷-电压关系、阈值电压、电容、电阻等。
在一些示例中，测试器可以在IC上被实现成与控制电路协作以驱动晶体管模块、获得测试测量结果并导出晶体管特性的测试电路。在一些示例中，测试测量结果和/或导出的晶体管特性可以存储在IC上的存储器电路内。在一些示例中，控制电路、测试电路和/或存储器电路可以与外部测试器相互协作。外部测试器可以从IC获取晶体管特性，或者可以获取测试测量结果，并从测试测量结果导出晶体管特性。可以单独地对IC进行测试，或可以当IC在晶片上时对IC进行测试。
在一些示例中，IC可以是可编程IC，诸如现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)或具有定义的可编程资源集合的类似类型的可编程IC。晶体管模块可以设置在可编程IC的裸片上的多个位置。控制电路可以通过形成在裸片上的导体而被耦接到晶体管模块。该导体可以是连接到晶体管模块的专用连接，或者可以是可编程IC的可编程互连的一部分。通过使用可编程互连，控制电路可以选择性地耦接到晶体管模块，以驱动和获得测试测量结果。在一个示例中，与控制电路协作的测试电路可以被配置在可编程IC的可编程逻辑中。在另一示例中，测试电路可以是形成在可编程IC的裸片上的专用电路。在一个示例中，控制电路包括用于驱动晶体管模块的数模转换器(DAC)和用于对电流或电荷进行采样以获得测试测量结果的模数转换器(ADC)。在一个示例中，可以从形成在可编程IC的裸片上的现有电路(例如系统监视器电路)中利用DAC和ADC。
本公开描述的裸片内的晶体管特性允许在IC裸片本身的几个位置上进行测量。这允许表征整个裸片的晶体管特性以说明裸片变化(die-variation)。可以完全在IC内利用现有资源来执行裸片内晶体管特性的一些示例，并且不需要专用测试接口或专用测试电压源。此外，可以在任何时间执行裸片晶体管特性，包括在IC被分拣和封装之后。这允许在IC等级测试(例如HTOL)之后，或甚至在现场使用IC之后执行晶体管特性测试。可以参考以下描述来理解裸片内晶体管特性的这些和其它方面。
图1是描绘了根据示例性实施例的IC测试系统100的框图。IC测试系统100包括IC102。IC 102可以与其它类似的IC一起设置在晶片上，或者IC 102可以与晶片分离(例如，分拣和封装)。IC 102可以是任何类型的IC，包括可编程IC、专用集成电路(ASIC)等。IC 102包括多个晶体管模块，例如晶体管模块104a到104d(统称为“晶体管模块104”)。晶体管模块104设置在IC 102的裸片上的相应多个位置，例如分别对应于晶体管模块104a到104d的裸片位置120a到120d(统称为“裸片位置120”)。晶体管模块104中的每一个均包括具有至少一个晶体管的一组晶体管，例如对应于晶体管模块104a至104d的晶体管组122a至122d(统称为“晶体管122”)。在一个示例中，晶体管122包括在IC制造中常用的场效应晶体管(FET)，诸如金属氧化物半导体FET(MOSFET)等。通常情况下，晶体管122除了MOSFET之外还可以包括各种晶体管类型，诸如双极结型晶体管(BJT)、结型FET(JFET)、金属半导体FET(MESFET)等。
IC 102还包括控制电路106。控制电路106通过具有多个导体的多组导体而被耦接到晶体管模块104的晶体管122，这些导体例如是对应于晶体管模块104a到104d的导体组124a到124d(统称为“导体124”)。在一个示例中，控制电路106可以包括数模转换器(DAC)108和模数转换器(ADC)110。DAC 108可以被耦接到导体124，以响应于数字输入(例如，控制电压电平、时间等的控制输入)来驱动到晶体管模块104的晶体管122的电压。DAC 108可以将电压信号驱动到每个晶体管的多个端子上。电压信号可以是恒定的、基本上恒定的或随时间变化的。ADC 110可以被耦接到导体124的至少一部分，以生成由晶体管122生成的感应电流信号的采样。
在另一示例中，控制电路106可以包括一个或多个模拟电路(“模拟电路109”)，其被配置为在由ADC 110采样之前处理感应电流信号。模拟电路109可以被耦接到导体124的至少一部分，以接收感应电流信号。ADC 110可以被耦接到模拟电路109，以对输出模拟信号进行采样。模拟电路109可以执行各种类型的模拟信号处理，诸如集成、模拟滤波和/或类似类型的模拟信号调节。模拟电路109可以产生从感应电流信号导出的其它模拟信号，例如电荷信号。因此，ADC 110可以直接对感应电流信号进行采样，或者可以对模拟电路109的输出进行采样，模拟电路109的输出可以是从感应电流信号导出的模拟信号。通常而言，控制电路106响应于感应电流信号用电压信号驱动晶体管122，并获得测试测量结果。测试测量结果可以包括从感应电流导出的电流、电荷等的采样，以及这些采样的组合。术语“测试测量结果”、“测量结果”、“测试采样”和“采样”以及其单数形式在本文中使用时具有相同的含义。
IC 102还包括被耦接到控制电路106的电路112。在一个示例中，电路112包括测试电路116。测试电路116被配置为从控制电路106接收测试测量结果。测试电路116可以根据电路的复杂性执行各种功能。在一个示例中，测试电路116将测试测量结果转发(relay)到另一个电路或设备，和/或存储测试测量结果。在另一示例中，测试电路116被配置为从测试测量结果中导出晶体管特性。“晶体管特性”意图包括特定晶体管的任何类型的静电特性，例如电流-电压关系、电荷-电压关系、阈值电压、电容、电阻等。给定晶体管特性的测量结果可以表现出位于IC 102的裸片的不同区域中的从一个晶体管模块到另一个晶体管模块的变化，或从一组FET到另一组FET的变化。例如，在位置120a中的FET 122a的晶体管特性的测量结果表现出有别于在位置120b中的FET 122b的相同晶体管特性的测量结果。
在一个示例中，电路112还包括存储器电路114。存储器电路114可以存储测试测量结果和/或从测试测量结果导出的指示晶体管特性的数据。存储器电路114可以包括非瞬时性存储器，以使得可以在没有电的情况下将数据保持在IC 102中。在一个示例中，存储器电路114可以包括一次性可编程非瞬时性存储器，诸如可编程只读存储器(PROM)等。在另一示例中，存储器电路114可以包括动态可编程非瞬时性存储器，诸如可擦除可编程只读存储器(EPROM)等。存储器电路114不限于非瞬时性存储器，还可以包括用于临时存储测试测量结果和/或晶体管特性的瞬时性存储器，例如，随机存取存储器(RAM)。
测试电路116还可以与控制电路106协作以启动测试，以便获得电流测量结果。测试电路116可以与IC 102内或IC 102外的其它电路协作，以控制何时执行测试并获得测试测量结果。
IC 102还可以包括输入/输出(IO)电路118。电路112可以被耦接到IO电路118。IO电路118可以用于从IC 102获得测试测量结果和/或晶体管特性(例如，直接来自测试电路116，或如存储器电路114所存储的)。在一个示例中，外部测试器(“测试器150”)可以被耦接到IO电路118，以获得测试测量结果和/或晶体管特性。测试器150还可以驱动测试电路116以启动测试。测试器150可以是与IC 102通信的电路，诸如耦接到电路板(未示出)上的IC102的另一IC(未示出)等。可选地，测试器150可以是在IC被分拣和封装之前对在晶片上的IC 102进行测试的晶片测试系统(图7所示)的一部分。
图2是描绘了根据另一示例性实施例的IC测试系统200的框图。图2中与图1的元件相同或相似的元件由相同的附图标记表示，并且已经在上面进行了详细描述。在本示例中，省略了测试电路116。控制电路106可以通过IO电路118被耦接到外部测试器(“测试器250”)。测试器250可以驱动测试过程。也就是说，测试器250可以使控制电路106将电压信号驱动到晶体管模块104，并响应该电压信号获得测试测量结果。测试器250从控制电路106接收测试测量结果，并且可以从测试测量结果导出晶体管特性。在一个示例中，IC 102可以包括存储器电路114。测试测量结果和/或晶体管特性可以如上所述的那样被存储在存储器电路114中。
图3是描绘了根据示例性实施例的测试配置300的示意图。测试配置300包括耦接到控制电路106的FET Q1。在该示例中，FET Q1是n沟道或n型的FET，其包括耦接到控制电路106的栅极、源极、漏极和体(body)端子。也可以采用使用p沟道或p型FET的类似配置。控制电路106被配置为通过将栅极电压Vg施加到栅极、将衬底电压Vsub施加到体、将源极电压Vss施加到源极并将漏极电压Vdd施加到漏极从而偏置FET Q1。控制电路106可以从电压源302获得电压。电压源302可以是存在于IC中的电源，并且不必是仅用于测试的特定电源电压。电阻器R将电阻建模到FET Q1的漏极中。响应于偏置，可以感应生成从FET Q1的漏极到源极的电流(i)。控制电路106可对电流(i)进行采样或以其它方式处理电流(i)，并对所得到的模拟信号进行采样。例如，控制电路106可以将FET Q1偏置到饱和区中，并且电流(i)可以是FET Q1的饱和电流。控制电路106还能够以另一模式偏置FET Q1或改变偏置电压，以使得FET Q1在截止区、欧姆/三极管区和饱和区之间转换，并对感应电流信号或从感应电流信号导出的信号进行采样。
测试配置300仅是可以由本公开描述的裸片内晶体管特性使用的潜在测试配置的一个示例。其它测试配置可以包括其它类型的晶体管，包括BJT、JFET、MESFET等。控制电路106可以相应地偏置这些器件，并且获得感应电流信号或从感应电流信号导出的信号的采样。
图4是描绘了根据示例性实施例的可编程IC 400的框图。可编程IC 400可以是现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)等。可编程IC 400包括可编程逻辑404和可编程互连406。晶体管模块104可以设置在可编程IC 400的多个裸片位置中，类似于上述IC 102。为了清楚起见，晶体管模块104在图4中被逻辑性地示出为单个元件。
在该示例中，晶体管模块104被耦接到可编程互连406。同样，控制电路106也被耦接到可编程互连406。可以通过对可编程IC 400进行编程从而通过可编程互连406选择性地将控制电路106(包括DAC 108和ADC 110或DAC 108和模拟电路109)耦接到晶体管模块104。在一个示例中，一个或多个电路112可以在可编程逻辑404中实现。在另一示例中，一个或多个电路112可以被实现为在可编程逻辑404旁的专用电路。电路112可以通过可编程互连406而被耦接到控制电路106。可编程IC 400还可以包括IO逻辑408。如上所述，电路112可以通过可编程互连406而被耦接到IO逻辑408，以用于如上所述的那样与外部测试器通信。
图5展示了FPGA架构500，其包括大量不同的可编程单元，包括多千兆位收发器(“MGT”)501、可配置逻辑块(“CLB”)502、随机存取存储器块(“BRAM”)503、输入/输出模块(“IOB”)504、配置逻辑和时钟逻辑(“CONFIG/CLOCKS”)505、数字信号处理块(“DSP”)506、专用输入/输出块(“I/O”)507(例如，配置端口和时钟端口)，以及其它可编程逻辑508，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些FPGA也包括专用处理器块(“PROC”)510。
在一些FPGA中，每个可编程片均包括可编程逻辑互连元件(“INT”)511，INT 511具有去到和来自相邻片内的可编程互连元件的标准连接。因此，可编程互连元件合起来一起实现用于所示的FPGA的可编程互连结构。可编程互连元件511也可以包括去到和来自相同片内的可编程逻辑元件的连接，如图5顶部包括的示例所示。
例如，CLB 502可以包括可配置逻辑元件(“CLE”)512(CLE 512可以被编程以实现用户逻辑)加上单个可编程互连元件(“INT”)511。除了包括一个或多个可编程互连元件之外，BRAM 503可以包括BRAM逻辑元件(“BRL”)513。通常地，一个片内包括的互连元件的数量取决于片的高度。在图示的实施例中，BRAM片具有的高度和5个CLB相同，但是也可以使用其他的数量(例如，4个)。除了包括合理数量的可编程互连元件之外，DSP片506可以包括DSP逻辑元件(“DSPL”)514。除了一个可编程互连元件511的实例之外，IOB 504可以包括，例如，两个输入/输出逻辑元件(“IOL”)515的实例。本领域的技术人员十分清楚，诸如被连接至I/O逻辑元件515的实际的I/O面板，通常不会被局限于输入/输出逻辑元件515的区域。
在图示的示例中，靠近裸片中部的水平区域(图5所示)被用作配置逻辑、时钟逻辑以及其它控制逻辑。从该水平区域延伸出来的垂直柱509被用于横跨FPGA的宽度来分配时钟信号和配置信号。
使用图5中展示的架构的一些FPGA包括额外的逻辑模块，这些组成FPGA很大一部分的逻辑模块打乱了常规的柱状结构。额外的逻辑模块可以是可编程块和/或专用逻辑。例如，处理器块510跨越了CLB和BRAM的一些柱。
需要注意的是，图5只意图展示示例性的FPGA架构。例如，一行中逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对大小以及图5的顶部包括的互连/逻辑实现方式都仅仅是示例性的。例如，在实际的FPGA中，无论CLB出现在哪里，都通常包括不止一个相邻的CLB行，以便于用户逻辑的有效实现，但是相邻CLB行的数量随着FPGA的总体大小的变化而变化。
FPGA 500还可以包括系统监视器电路(SYSMON)550和一个或多个晶体管模块552。SYSMON 550可以包括用于实施上述控制电路106的电路。例如，SYSMON 550可以包括DAC和ADC。在一些示例中，SYSMON 550可以包括如上所述的用于实施模拟信号处理的其它模拟电路。可以基本上如上所述的那样对晶体管模块552进行配置。SYSMON 550可以通过可编程互连或通过专用路由而被耦接到晶体管模块552。晶体管模块552中的晶体管可以是用于晶体管特性目的的专用晶体管，或者可以是FPGA 500中的其它电路的一部分。
图6是描绘了根据示例性实施例的对集成电路进行测试的方法600的流程图。方法600开始于步骤602，在步骤602中，使用DAC并用电压信号驱动设置在IC的多个裸片位置中的晶体管。在一个示例中，在步骤604，IC的可编程互连可以被配置为将DAC耦接到晶体管。可选地，DAC可以通过专用路径而被耦接到晶体管，并且可以省略步骤604。
在步骤606，使用ADC生成感应电流信号的采样或从感应电流信号导出的信号的采样。在一个示例中，在步骤608，IC的可编程互连可以被配置为将ADC耦接到晶体管。可选地，ADC可以利用专用路径(routing)而被耦接到晶体管，并且可以省略步骤608。
在步骤610，对采样进行处理以导出晶体管特性。在一个示例中，在步骤612，IC的可编程逻辑可以被配置为在测试电路上进行实施，以用于产生电压的驱动和采样的生成。测试电路还可以确定晶体管特性。作为步骤612的替代或补充，在步骤614，采样可以被发送到外部测试器。在可选的步骤615中，可以对采样执行模拟处理(例如，如上所述的模拟滤波)。在一个示例中，在步骤616，采样和/或晶体管特性可以被存储在IC的存储器电路中。在一个示例中，当IC在晶片上时，可以在IC上执行方法600。在另一示例中，可以在IC被分拣和封装之后在IC上执行方法600。
图7是描绘根据示例性实施例的测试系统700的框图。测试系统700包括晶片702和测试器704。晶片702包括多个IC裸片706。每个IC裸片706均包括裸片内晶体管特性电路708和耦接到裸片内晶体管特性电路708的至少一个触点710。可以根据上述各种示例来配置裸片内晶体管特性电路708。测试器704可以被耦接到每个IC裸片706上的触点710，以控制测试过程，包括从裸片内晶体管特性电路708接收测试测量结果和/或晶体管特性。
以下提供一些示例性的实施例。在某一示例中，提供一种IC。所述IC包括：多个晶体管，其被设置在所述IC的裸片上的多个位置中；导体，其被耦接至所述多个晶体管中的每一个的端子；数模转换器(DAC)，其被耦接至所述导体，从而响应于数字输入以用电压信号驱动所述多个晶体管；以及模数转换器(ADC)，其被耦接至所述导体的至少一部分，从而响应于在所述多个晶体管中的响应于所述电压信号而感应的电流信号以生成采样，所述采样指示用于所述多个晶体管的至少一个静电特性。
一些所述IC还包括：至少一个触点，其被配置用于测试器探测，所述至少一个触点被耦接至所述ADC，以输出所述采样。
一些所述IC还包括：存储器电路，其被耦接至所述ADC，以存储所述采样。
一些所述IC还包括：测试电路，其被耦接至所述ADC，以接收所述采样。
在一些所述IC中，所述测试电路被配置在所述IC的可编程逻辑中。
在一些所述IC中，所述测试电路被配置成从所述采样导出用于所述多个晶体管的所述至少一个静电特性。
在一些所述IC中，相较于从用于第二位置中的第二晶体管的第二采样导出的所述至少一个静电特性中的第二测量结果，从用于第一位置中的第一晶体管的第一采样导出的所述至少一个静电特性中的第一测量结果表现出变化。
在一些所述IC中，所述导体是所述IC的可编程互连的一部分。
一些所述IC还包括：至少一个模拟电路，其被配置成生成从所述感应电流信号导出的模拟信号；其中所述ADC生成所述模拟信号的采样。
在另一示例性实施例中，提供一种对集成电路(IC)进行测试的系统。所述对IC进行测试的系统包括：多个晶体管模块，其被设置在所述IC的裸片上的多个位置中；在所述IC上并被耦接至所述多个晶体管模块的控制电路，其被配置成驱动所述多个晶体管，以获得测试测量结果；以及在所述IC上并被耦接至所述控制电路的测试电路，其被配置成从所述测试测量结果导出晶体管特性。
在一些所述系统中，所述多个晶体管模块包括：至少一个晶体管。
在一些所述系统中，所述控制电路包括：数模转换器(DAC)，其被耦接至所述多个晶体管模块，以提供电压信号；以及模数转换器(ADC)，其被耦接至所述多个晶体管模块，从而响应于感应电流信号生成采样。
在一些所述系统中，所述测试电路被配置在所述IC的可编程逻辑中。
在一些所述系统中，所述控制电路通过所述IC的可编程互连而被耦接至所述多个晶体管模块。
在另一示例性实施例中，一种对集成电路(IC)进行测试的方法，包括：使用在所述IC上的数模转换器(DAC)将电压信号驱动到多个晶体管，所述多个晶体管被设置在所述IC的裸片上的多个位置中；响应于在所述多个晶体管内的感应电流信号，使用在所述IC上的模数转换器(ADC)以生成采样；以及从所述采样导出用于所述多个晶体管的至少一个静电特性。
所述方法还包括：配置所述IC的可编程互连，从而选择性地将所述DAC和ADC耦接至所述多个晶体管。
所述方法还包括：在所述IC已经被分选和封装后，执行驱动和生成的步骤。
所述方法还包括：配置所述IC的可编程逻辑，以实施测试电路；以及在所述测试电路处接收所述采样。
在一些所述方法中，通过所述测试电路执行从所述采样导出用于所述多个晶体管的至少一个静电特性的所述步骤。
在一些所述方法中，相较于从用于第二位置内的第二晶体管的第二采样导出的所述至少一个静电特性的第二测量结果，从用于第一位置内的第一晶体管的第一采样导出的所述至少一个静电特性的第一测量结果表现出变化。
虽然上述内容涉及具体实施例，但是在不脱离其基本范围的情况下可以设计其它和进一步的实施例，并且本发明的范围由所附权利要求书确定。

Claims (15)

1.一种集成电路(IC)，其特征在于，包括：
多个晶体管，其被设置在所述IC的裸片上的多个位置中；
导体，其被耦接至所述多个晶体管中的每一个的端子；
数模转换器(DAC)，其被耦接至所述导体，从而响应于数字输入来用电压信号驱动所述多个晶体管；以及
模数转换器(ADC)，其被耦接至所述导体的至少一部分，从而响应于在所述多个晶体管中的响应于所述电压信号而感应的电流信号以生成采样，所述采样指示用于所述多个晶体管的至少一个静电特性。
2.根据权利要求1所述的IC，其特征在于，所述IC还包括：
至少一个触点，其被配置为由测试器探测，所述至少一个触点被耦接至所述ADC，以输出所述采样。
3.根据权利要求1或2所述的IC，其特征在于，所述IC还包括：
存储器电路，其被耦接至所述ADC，以存储所述采样。
4.根据权利要求1所述的IC，其特征在于，所述IC还包括：
测试电路，其被耦接至所述ADC，以接收所述采样。
5.根据权利要求4所述的IC，其特征在于，所述测试电路被配置在所述IC的可编程逻辑中。
6.根据权利要求4所述的IC，其特征在于，所述测试电路被配置成从所述采样导出用于所述多个晶体管的所述至少一个静电特性。
7.根据权利要求6所述的IC，其特征在于，相较于从用于第二位置中的第二晶体管的第二采样导出的所述至少一个静电特性的第二测量结果，从用于第一位置中的第一晶体管的第一采样导出的所述至少一个静电特性的第一测量结果表现出变化。
8.根据权利要求1所述的IC，其特征在于，所述导体是所述IC的可编程互连的一部分。
9.根据权利要求1所述的IC，其特征在于，所述IC还包括：
至少一个模拟电路，其被配置成生成从所述感应电流信号导出的模拟信号；
其中所述ADC生成所述模拟信号的采样。
10.一种对集成电路(IC)进行测试的方法，其特征在于，包括：
使用所述IC上的数模转换器(DAC)将电压信号驱动到多个晶体管，所述多个晶体管被设置在所述IC的裸片上的多个位置中；
响应于所述多个晶体管内的感应电流信号，使用所述IC上的模数转换器(ADC)以生成采样；以及
从所述采样导出用于所述多个晶体管的至少一个静电特性。
11.根据权利要求10所述的方法，其特征在于，所述方法还包括：
配置所述IC的可编程互连，从而选择性地将所述DAC和ADC耦接至所述多个晶体管。
12.根据权利要求10所述的方法，其特征在于，在所述IC已经被分拣和封装后，执行所述驱动和生成步骤。
13.根据权利要求10所述的方法，其特征在于，所述方法还包括：
配置所述IC的可编程逻辑以实施测试电路；以及
在所述测试电路处接收所述采样。
14.根据权利要求13所述的方法，其特征在于，通过所述测试电路执行所述从所述采样导出用于所述多个晶体管的所述至少一个静电特性的步骤。
15.根据权利要求14所述的方法，其特征在于，相较于从用于第二位置中的第二晶体管的第二采样导出的所述至少一个静电特性的第二测量结果，从用于第一位置中的第一晶体管的第一采样导出的所述至少一个静电特性的第一测量结果表现出变化。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10091563B2 (en) * 2015-03-02 2018-10-02 Semiconductor Energy Laboratory Co., Ltd. Environmental sensor or semiconductor device
US10527503B2 (en) 2016-01-08 2020-01-07 Apple Inc. Reference circuit for metrology system
JP7377092B2 (ja) 2019-12-16 2023-11-09 Ｔｏｗａ株式会社 統計データ生成方法、切断装置及びシステム
CN113866611B (zh) * 2021-10-25 2023-11-24 湖南进芯电子科技有限公司 用于dsp芯片电路可靠性的自动上下电测试系统及方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764867B1 (en) * 2001-01-19 2004-07-20 Vanguard International Semiconductor Corporation Reticle option layer detection method
US20050242836A1 (en) * 2004-04-30 2005-11-03 Xilinx, Inc. System monitor in a programmable logic device
US20070237207A1 (en) * 2004-06-09 2007-10-11 National Semiconductor Corporation Beta variation cancellation in temperature sensors
US20100079159A1 (en) * 2008-09-26 2010-04-01 Formfactor, Inc. Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test
US20110181312A1 (en) * 2010-01-26 2011-07-28 Chris Ouslis Mixed signal integrated circuit, with built in self test and method
US20120179410A1 (en) * 2011-01-06 2012-07-12 International Business Machines Corporation Voltage driver for a voltage-driven intelligent characterization bench for semiconductor
US20140081586A1 (en) * 2012-09-20 2014-03-20 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Noise Temperature Extraction Procedure for Characterization of On-Wafer Devices

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561367A (en) * 1992-07-23 1996-10-01 Xilinx, Inc. Structure and method for testing wiring segments in an integrated circuit device
US6222212B1 (en) * 1994-01-27 2001-04-24 Integrated Device Technology, Inc. Semiconductor device having programmable interconnect layers
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
JP3164060B2 (ja) * 1998-05-13 2001-05-08 日本電気株式会社 閾値測定機能を備える半導体集積回路
US6169503B1 (en) * 1998-09-23 2001-01-02 Sandisk Corporation Programmable arrays for data conversions between analog and digital
US6137728A (en) * 1998-12-04 2000-10-24 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with programmable buried source/drain in sense transistor
JP2003338757A (ja) * 2002-05-22 2003-11-28 Sony Corp 集積回路、集積回路の試験装置、集積回路の試験方法、集積回路の試験方法のプログラム及び集積回路の試験方法のプログラムを記録した記録媒体。
US6789238B2 (en) * 2002-07-02 2004-09-07 Texas Instruments Incorporated System and method to improve IC fabrication through selective fusing
JP2004103698A (ja) * 2002-09-06 2004-04-02 Seiko Epson Corp 半導体装置およびトランジスタのしきい値補正方法
US7145344B2 (en) * 2002-10-25 2006-12-05 Xilinx, Inc. Method and circuits for localizing defective interconnect resources in programmable logic devices
US6939752B1 (en) * 2003-08-22 2005-09-06 Altera Corporation Apparatus and methods for integrated circuit with devices with body contact and devices with electrostatic discharge protection
US7227364B1 (en) * 2004-12-16 2007-06-05 Xilinx, Inc. Test circuit for and method of identifying a defect in an integrated circuit
US7343558B2 (en) * 2005-03-31 2008-03-11 Teradyne, Inc. Configurable automatic-test-equipment system
WO2007052344A1 (ja) * 2005-11-02 2007-05-10 Taiyo Yuden Co., Ltd. システムインパッケージおよびソケット
US7772093B2 (en) * 2007-10-26 2010-08-10 Xilinx, Inc. Method of and circuit for protecting a transistor formed on a die
US8415777B2 (en) * 2008-02-29 2013-04-09 Broadcom Corporation Integrated circuit with millimeter wave and inductive coupling and methods for use therewith
DE102008021564B4 (de) * 2008-04-30 2016-01-28 Globalfoundries Inc. Integrierte Schaltung mit mehreren Schaltungselementen mit geringerer Fehlanpassung
US8072234B2 (en) * 2009-09-21 2011-12-06 Tabula, Inc. Micro-granular delay testing of configurable ICs
US8595561B1 (en) * 2010-10-27 2013-11-26 Xilinx, Inc. Integrated debugging within an integrated circuit having an embedded processor
JP5617768B2 (ja) * 2011-06-10 2014-11-05 株式会社デンソー 半導体装置および半導体装置の測定方法
US8698516B2 (en) * 2011-08-19 2014-04-15 Altera Corporation Apparatus for improving performance of field programmable gate arrays and associated methods
US9927392B2 (en) * 2014-08-14 2018-03-27 Nxp Usa, Inc. Sensing field effect transistor devices, systems in which they are incorporated, and methods of their fabrication

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764867B1 (en) * 2001-01-19 2004-07-20 Vanguard International Semiconductor Corporation Reticle option layer detection method
US20050242836A1 (en) * 2004-04-30 2005-11-03 Xilinx, Inc. System monitor in a programmable logic device
US20070237207A1 (en) * 2004-06-09 2007-10-11 National Semiconductor Corporation Beta variation cancellation in temperature sensors
US20100079159A1 (en) * 2008-09-26 2010-04-01 Formfactor, Inc. Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test
US20110181312A1 (en) * 2010-01-26 2011-07-28 Chris Ouslis Mixed signal integrated circuit, with built in self test and method
US20120179410A1 (en) * 2011-01-06 2012-07-12 International Business Machines Corporation Voltage driver for a voltage-driven intelligent characterization bench for semiconductor
US20140081586A1 (en) * 2012-09-20 2014-03-20 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Noise Temperature Extraction Procedure for Characterization of On-Wafer Devices

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Publication number Publication date
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