JP2017537459A - Ｉｃでのダイ内トランジスタ特性評価 - Google Patents

Abstract

例の実現形態では、集積回路（ＩＣ）（１０２）は、ＩＣのダイ上の複数の位置（１２０）に配設される複数のトランジスタ（１２２）と、複数のトランジスタの各々の端子に結合される導体（１２４）と、複数のトランジスタに対する電圧信号を、デジタル入力に応じて駆動するために、導体に結合されるデジタル−アナログ変換器（ＤＡＣ）（１０８）と、サンプルを、電圧信号に応じて複数のトランジスタで誘導される電流信号に応じて生成するために、導体の少なくとも一部分に結合されるアナログ−デジタル変換器（ＡＤＣ）（１１０）であって、サンプルは、複数のトランジスタに対する少なくとも１つの静電特性を指し示す、ＡＤＣとを含む。【選択図】図１

Description

本開示の例は、一般的には、集積回路に、および特に、集積回路でのダイ内トランジスタ特性評価に関係する。

集積回路（ＩＣ）は、製作の間中、デバイス品質を維持するために検査される。ウェハ受け入れ検査（ＷＡＴ：ｗａｆｅｒ ａｃｃｅｐｔａｎｃｅ ｔｅｓｔｉｎｇ）は、複数のＩＣが形成されるウェハの性能を検査するために使用される、１つの技法である。ＷＡＴ技法は、ＩＣの間のスクライブラインの内部など、ウェハの周辺領域に分布させられる、いくつかの検査構造を用意することを含む。検査の間中、検査器は、選択された検査構造を、検査信号によって駆動して、トランジスタ特性などの、ウェハの異なる特質を検査する。ＷＡＴは、ウェハに関して、ＩＣの選別およびパッケージングに先行して実行される。

ＷＡＴを使うと、検査構造は、ウェハの周辺領域に（例えば、スクライブラインの内部に）配設されるので、検査構造は、ＩＣそれら自体の特性を直接検査しない。典型的には、限られた数の検査構造のみが、製造の間中の検査時間を削減するために、ウェハ上に（すなわち、ＩＣの数より少なく）形成される。その上ＩＣは、ＩＣの特性をさらに検査することが有益であり得る場合に、高温動作寿命（ＨＴＯＬ：ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ ｏｐｅｒａｔｉｎｇ ｌｉｆｅ）検査、および類するものなどの、追加的な処理／検査ステップを、選別および／またはパッケージングの後に経ることがある。ＷＡＴ技法は、ウェハから一旦分離されたＩＣを検査するためには使用され得ない。

集積回路でのダイ内トランジスタ特性評価を説明する。例の実現形態では、集積回路（ＩＣ）は、ＩＣのダイ上の複数の位置に配設される複数のトランジスタと、複数のトランジスタの各々の端子に結合される導体と、複数のトランジスタに対する電圧信号を、デジタル入力に応じて駆動するために、導体に結合されるデジタル−アナログ変換器（ＤＡＣ）と、サンプルを、電圧信号に応じて複数のトランジスタで誘導される電流信号に応じて生成するために、導体の少なくとも一部分に結合されるアナログ−デジタル変換器（ＡＤＣ）であって、サンプルは、複数のトランジスタに対する少なくとも１つの静電特性を指し示す、ＡＤＣとを含む。

別の例の実現形態では、集積回路（ＩＣ）を検査するためのシステムは、ＩＣのダイ上の複数の位置に配設される複数のトランジスタモジュールと、複数のトランジスタモジュールを駆動して、検査測定値を取得するように構成される、ＩＣ上の、および、複数のトランジスタモジュールに結合される、制御回路と、トランジスタ特性を検査測定値から導出するように構成される、ＩＣ上の、および、制御回路に結合される、検査回路とを含む。

別の例の実現形態では、集積回路（ＩＣ）を検査する方法は、ＩＣのダイ上の複数の位置に配設される複数のトランジスタに対する電圧信号を、ＩＣ上のデジタル−アナログ変換器（ＤＡＣ）を使用して駆動することと、サンプルを、複数のトランジスタでの誘導される電流信号に応じて、ＩＣ上のアナログ−デジタル変換器（ＡＤＣ）を使用することにおいて生成することと、複数のトランジスタに対する少なくとも１つの静電特性を、サンプルから導出することとを含む。

上記の詳述された特徴が詳細に理解され得る様式であるように、上記では簡潔に約言された、より個別的な説明が、例の実現形態への参照により為され得るものであり、それらの実現形態の一部は、添付の図面で図解される。それでも、添付の図面は、典型的な例の実現形態のみを図解するものであり、したがって、その説明の範囲に関して制限的と考えられるべきではないということが留意されるべきである。

例の実現形態によるＩＣ検査システムを図示するブロック線図である。 別の例の実現形態によるＩＣ検査システムを図示するブロック線図である。 例の実現形態による検査構成を図示する概略線図である。 例の実現形態によるプログラマブルＩＣを図示するブロック線図である。 例の実現形態によるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャを図解する図である。 例の実現形態による、集積回路を検査する方法を図示するフロー線図である。 例の実現形態による検査システムを図示するブロック線図である。

理解を容易にするために、同一の参照番号が、可能な場合は、図に対して共通である同一の要素を指定するために使用されている。１つの例の要素が、他の例に、有益に組み込まれ得るということが企図される。

集積回路でのダイ内トランジスタ特性評価を説明する。例の実現形態では、集積回路（ＩＣ）は、ＩＣのダイ上の複数の位置に配設される複数のトランジスタモジュールを含む。各トランジスタモジュールは、ダイ上に形成される１つまたは複数のトランジスタを含み得る。各トランジスタモジュール内のトランジスタは、特性評価の目的で、専用であり得るものであり、または、ＩＣ上の回路網の機能部分であり得る。制御回路がＩＣ上で実現され、その制御回路は、モジュール内のトランジスタを、電圧信号によって駆動し、誘導される電流信号、または、誘導される電流信号から導出される信号を測定する。トランジスタ特性は、検査測定値から導出され得るものであり、電流−電圧関係性、電荷−電圧関係性、しきい値電圧、静電容量、抵抗、または類するものなどの、様々な静電特性を含む。

一部の例では検査器は、ＩＣ上で、検査回路として実現され得るものであり、その検査回路は、制御回路と協働して、トランジスタモジュールを駆動し、検査測定値を取得し、トランジスタ特性を導出する。一部の例では、検査測定値、および／または、導出されるトランジスタ特性は、ＩＣ上で、メモリ回路の内部に記憶され得る。一部の例では、制御回路、検査回路、および／またはメモリ回路は、外部検査器と協働し得る。外部検査器は、トランジスタ特性をＩＣから検索し得るものであり、または、検査測定値であって、それらからトランジスタ特性が導出され得る、検査測定値を検索し得る。ＩＣは、個々に、または、ウェハ上にある間に検査され得る。

一部の例ではＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブル論理デバイス（ＣＰＬＤ）、または、プログラマブルリソースの定義されたセットを有する、類するタイプのプログラマブルＩＣなどの、プログラマブルＩＣであり得る。トランジスタモジュールは、プログラマブルＩＣのダイ上の複数の位置に配設され得る。制御回路は、トランジスタモジュールに、ダイ上に形成される導体により結合され得る。導体は、トランジスタモジュールへの専用接続、または、プログラマブルＩＣのプログラマブル相互接続の部分であり得る。プログラマブル相互接続を使用することにより、制御回路は、駆動するためのトランジスタモジュールに選択的に結合され、検査測定値を取得し得る。１つの例では、制御回路と協働する検査回路は、プログラマブルＩＣのプログラマブル論理で構成され得る。別の例では検査回路は、プログラマブルＩＣのダイ上に形成される専用回路であり得る。１つの例では制御回路は、トランジスタモジュールを駆動するためのデジタル−アナログ（ＤＡＣ）変換器と、電流または電荷をサンプリングして、検査測定値を取得するためのアナログ−デジタル変換器（ＡＤＣ）とを含む。例ではＤＡＣおよびＡＤＣは、システム監視回路網などの、プログラマブルＩＣのダイ上に形成される既存の回路網から活用され得る。

本明細書で説明するダイ内トランジスタ特性評価は、測定値が、ＩＣダイそれ自体のいくつかの位置でとられることを可能とする。このことは、ダイの全域でのトランジスタ特性評価が、ダイ変動の明細を説明することを可能とする。ダイ内トランジスタ特性評価の一部の例は、もっぱらＩＣの内部で、既存のリソースを活用して実行され、専用検査インターフェイス、または専用検査電圧供給部を要さない。さらに、ダイ内トランジスタ特性評価は、ＩＣが選別およびパッケージングされた後を含む、任意の時間に実行され得る。このことは、トランジスタ特性評価が、ＨＴＯＬなどのＩＣレベル検査の後に、または、実地でのＩＣの使用の後でさえ、実行されることを可能とする。ダイ内トランジスタ特性評価の、これらの、およびさらなる態様を、以下の説明を参照して理解することが可能である。

図１は、例の実現形態によるＩＣ検査システム１００を図示するブロック線図である。ＩＣ検査システム１００は、ＩＣ１０２を含む。ＩＣ１０２は、ウェハ上に、他の同様のＩＣと並んで配設され得るものであり、またはＩＣ１０２は、ウェハから分離（例えば、選別およびパッケージング）され得る。ＩＣ１０２は、プログラマブルＩＣ、特定用途向け集積回路（ＡＳＩＣ）、または類するものを含む、任意のタイプのＩＣであり得る。ＩＣ１０２は、トランジスタモジュール１０４ａから１０４ｄ（一括して「トランジスタモジュール１０４」）などの、複数のトランジスタモジュールを含む。トランジスタモジュール１０４は、それぞれトランジスタモジュール１０４ａから１０４ｄに対応する、ダイ位置１２０ａから１２０ｄ（一括して「ダイ位置１２０」）などの、ＩＣ１０２のダイ上のそれぞれの複数位置に配設される。トランジスタモジュール１０４の各々は、トランジスタモジュール１０４ａから１０４ｄに対応する、トランジスタセット１２２ａから１２２ｄ（一括して「トランジスタ１２２」）などの、少なくとも１つのトランジスタを有するトランジスタのセットを含む。例ではトランジスタ１２２は、電界効果トランジスタ（ＦＥＴ）を含み、それらのＦＥＴは、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）、または類するものなど、ＩＣの製作で共通に使用されるものである。一般的にはトランジスタ１２２は、バイポーラ接合トランジスタ（ＢＪＴ）、接合ＦＥＴ（ＪＦＥＴ）、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、または類するものなど、ＭＯＳＦＥＴに加えて、様々なトランジスタタイプを含み得る。

ＩＣ１０２は、制御回路１０６をさらに含む。制御回路１０６は、トランジスタモジュール１０４内のトランジスタ１２２に、トランジスタモジュール１０４ａから１０４ｄに対応する、導体セット１２４ａから１２４ｄ（一括して「導体１２４」）などの、複数の導体を有する導体のセットにより結合される。例では制御回路１０６は、デジタル−アナログ変換器（ＤＡＣ）１０８と、アナログ−デジタル変換器（ＡＤＣ）１１０とを含み得る。ＤＡＣ１０８は、トランジスタモジュール１０４のトランジスタ１２２に対する電圧を、デジタル入力（例えば、電圧レベル、タイミング、その他を制御する制御入力）に応じて駆動するために、導体１２４に結合され得る。ＤＡＣ１０８は、各トランジスタの複数の端子上に対する電圧信号を駆動し得る。電圧信号は、一定、実質的に一定、または時間変動であり得る。ＡＤＣ１１０は、トランジスタ１２２により生成される、誘導される電流信号のサンプルを生成するために、導体１２４の少なくとも一部分に結合され得る。

別の例では制御回路１０６は、ＡＤＣ１１０によるサンプリングに先行して、誘導される電流信号を処理するように構成される、１つまたは複数のアナログ回路（「アナログ回路１０９」）を含み得る。アナログ回路１０９は、誘導される電流信号を受信するために、導体１２４の少なくとも一部分に結合され得る。ＡＤＣ１１０は、出力アナログ信号をサンプリングするために、アナログ回路１０９に結合され得る。アナログ回路１０９は、積分、アナログフィルタリング、および／または、類するタイプのアナログ信号調整などの、様々なタイプのアナログ信号処理を実行し得る。アナログ回路１０９は、電荷信号などの、誘導される電流信号から導出される、他のアナログ信号を生成し得る。かくしてＡＤＣ１１０は、誘導される電流信号を直接サンプリングすることがあり、または、誘導される電流信号から導出されるアナログ信号であり得る、アナログ回路１０９の出力をサンプリングすることがある。一般的には制御回路１０６は、トランジスタ１２２を電圧信号によって駆動し、検査測定値を、誘導される電流信号に応じて取得する。検査測定値は、誘導される電流から導出される、電流、電荷、または類するもののサンプルを、そのようなサンプルの組み合わせも無論であるが、含み得る。用語「検査測定値（複数形）」、「測定値（複数形）」「検査サンプル（複数形）」、および「サンプル（複数形）」は、それらの用語の単数形も無論であるが、本明細書では同義的に使用される。

ＩＣ１０２は、制御回路１０６に結合される回路１１２をさらに含む。例では回路１１２は、検査回路１１６を含む。検査回路１１６は、検査測定値を制御回路１０６から受信するように構成される。検査回路１１６は、様々な機能を、回路の複雑度に依存して実行し得る。１つの例では検査回路１１６は、検査測定値を別の回路もしくはデバイスに中継し、および／または、検査測定値を記憶する。別の例では検査回路１１６は、トランジスタ特性を検査測定値から導出するように構成される。「トランジスタ特性」は、電流−電圧関係性、電荷−電圧関係性、しきい値電圧、静電容量、抵抗、および類するものなどの、個別のトランジスタの、任意のタイプの静電特性を包含するように定められる。所与のトランジスタ特性の測定値は、ＩＣ１０２のダイの異なる区域に位置する、トランジスタモジュールごとに、または、ＦＥＴのセットごとに、変動を呈することがある。例えば、位置１２０ａでのＦＥＴ１２２ａのトランジスタ特性の測定値は、位置１２０ｂでのＦＥＴ１２２ｂの同じトランジスタ特性の測定値からの変動を呈することがある。

例では回路１１２はさらには、メモリ回路１１４を含む。メモリ回路１１４は、検査測定値、および／または、検査測定値から導出されるトランジスタ特性を指し示すデータを記憶し得る。メモリ回路１１４は、不揮発性メモリを備え得るものであり、そのことによってデータは、ＩＣ１０２で、電力がないときに維持され得る。例ではメモリ回路１１４は、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、または類するものなどの、ワンタイムプログラマブル不揮発性メモリを備え得る。別の例ではメモリ回路１１４は、消去可能プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、または類するものなどの、動的にプログラマブルな不揮発性メモリを備え得る。メモリ回路１１４は、不揮発性メモリに制限されず、検査測定値および／またはトランジスタ特性の一時的な記憶のための、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ））を含み得る。

検査回路１１６はさらには、制御回路１０６と協働して、電流測定値を取得するために、検査を起動し得る。検査回路１１６は、ＩＣ１０２の内部の、または、ＩＣ１０２の外部のいずれかの、他の回路と協働して、いつ検査が実行され、検査測定値が取得されるかを制御し得る。

ＩＣ１０２は、入出力（ＩＯ）回路１１８をさらに含み得る。回路１１２は、ＩＯ回路１１８に結合され得る。ＩＯ回路１１８は、ＩＣ１０２からの（例えば、直接検査回路１１６からの、または、メモリ回路１１４により記憶されるような）検査測定値および／またはトランジスタ特性を取得するために使用され得る。例では、外部検査器（「検査器１５０」）が、検査測定値および／またはトランジスタ特性を取得するために、ＩＯ回路１１８に結合され得る。検査器１５０はさらには、検査回路１１６を駆動して、検査を起動し得る。検査器１５０は、回路ボード（示されない）上の、ＩＣ１０２に結合される別のＩＣ（示されない）、または類するものなどの、ＩＣ１０２との通信状態にある回路であり得る。代替的に検査器１５０は、ＩＣが選別およびパッケージングされる前に、ＩＣ１０２をウェハ上で検査する、ウェハ検査システム（図７で示される）の部分であり得る。

図２は、別の例の実現形態によるＩＣ検査システム２００を図示するブロック線図である。図１のものと同じ、または同様である、図２での要素は、同一の参照番号によって指定され、上記で詳細に説明されている。本例では、検査回路１１６は省略される。制御回路１０６は、外部検査器（「検査器２５０」）に、ＩＯ回路１１８を介して結合され得る。検査器２５０は、検査プロセスを駆動し得る。すなわち検査器２５０は、制御回路１０６が、トランジスタモジュール１０４に対する電圧信号を駆動し、応じて検査測定値を取得することを引き起こし得る。検査器２５０は、検査測定値を制御回路１０６から受信し、トランジスタ特性を検査測定値から導出し得る。例ではＩＣ１０２は、メモリ回路１１４を含み得る。検査測定値および／またはトランジスタ特性は、上記で説明したように、メモリ回路１１４に記憶され得る。

図３は、例の実現形態による検査構成３００を図示する概略線図である。制御回路１０６に結合されるＦＥＴ Ｑ１を含む、検査構成３００。例ではＦＥＴ Ｑ１は、制御回路１０６に結合される、ゲート、ソース、ドレイン、およびボディ端子を備える、ｎチャネルまたはｎ型ＦＥＴである。同様の構成が、ｐチャネルまたはｐ型ＦＥＴを使用して用いられ得る。制御回路１０６は、ゲート電圧Ｖｇをゲートに、基板電圧Ｖｓｕｂをボディに、ソース電圧Ｖｓｓをソースに、および、ドレイン電圧Ｖｄｄをドレインに付与することにより、ＦＥＴ Ｑ１をバイアスするように構成される。制御回路１０６は、電圧を電圧供給部３０２から取得し得る。電圧供給部３０２は、ＩＣ内に存在する供給部であり得るものであり、検査のために存在するのみである特別な供給電圧である必要はない。抵抗器Ｒは、ＦＥＴ Ｑ１のドレイン内への抵抗をモデリングする。バイアスに応じて、電流（ｉ）が、ＦＥＴ Ｑ１のドレインからソースに誘導される。制御回路１０６は、電流（ｉ）をサンプリングし、または、他の形で電流（ｉ）を処理し、結果として生じるアナログ信号をサンプリングし得る。例えば制御回路１０６は、ＦＥＴ Ｑ１を飽和領域内にバイアスし得るものであり、電流（ｉ）は、ＦＥＴ Ｑ１の飽和電流であり得る。制御回路１０６はさらには、ＦＥＴ Ｑ１が、カットオフ、オーム／三極管、および飽和領域の間で遷移するように、ＦＥＴ Ｑ１を別のモードでバイアスし、または、バイアス電圧を変動させ、誘導される電流信号、または、誘導される電流信号から導出される信号をサンプリングし得る。

検査構成３００は、本明細書で説明するダイ内トランジスタ特性評価により使用され得る、可能性のある検査構成の１つの例にすぎない。他の検査構成は、ＢＪＴ、ＪＦＥＴ、ＭＥＳＦＥＴ、または類するものを含む、他のタイプのトランジスタを含み得る。制御回路１０６は、そのようなデバイスを適宜バイアスし、誘導される電流信号、または、誘導される電流信号から導出される信号のサンプルを取得し得る。

図４は、例の実現形態によるプログラマブルＩＣ４００を図示するブロック線図である。プログラマブルＩＣ４００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブル論理デバイス（ＣＰＬＤ）、または類するものであり得る。プログラマブルＩＣ４００は、プログラマブル論理４０４と、プログラマブル相互接続４０６とを含む。トランジスタモジュール１０４は、上記で説明したＩＣ１０２と同様に、プログラマブルＩＣ４００内の複数のダイ位置に配設され得る。明瞭性の目的で、トランジスタモジュール１０４は、図４では、論理的に単一の要素として示される。

例ではトランジスタモジュール１０４は、プログラマブル相互接続４０６に結合される。同じように、制御回路１０６がさらには、プログラマブル相互接続４０６に結合される。制御回路１０６（ＤＡＣ１０８と、ＡＤＣ１１０とを、または、ＤＡＣ１０８と、アナログ回路１０９とを含む）は、プログラマブルＩＣ４００をプログラムすることにより、トランジスタモジュール１０４に、プログラマブル相互接続４０６を介して、選択的に結合され得る。例では、回路１１２の１つまたは複数は、プログラマブル論理４０４で実現され得る。別の例では、回路１１２の１つまたは複数は、プログラマブル論理４０４以外の専用回路として実現され得る。回路１１２は、制御回路１０６に、プログラマブル相互接続４０６を介して結合され得る。プログラマブルＩＣ４００はさらには、ＩＯ論理４０８を含み得る。回路１１２は、上記で説明したように、外部検査器と通信するために、ＩＯ論理４０８に、プログラマブル相互接続４０６を介して結合され得る。

図５は、多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ（「ＦＰＧＡ５００」）を図解するものであり、それらのプログラマブルタイルは、マルチギガビットトランシーバ（「ＭＧＴ」）５０１と、構成可能論理ブロック（「ＣＬＢ」）５０２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）５０３と、入出力ブロック（「ＩＯＢ」）５０４と、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５０５と、デジタル信号処理ブロック（「ＤＳＰ」）５０６と、特殊入出力ブロック（「Ｉ／Ｏ」）５０７（例えば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ−デジタル変換器、システム監視論理、そのほかなどの、他のプログラマブル論理５０８とを含む。一部のＦＰＧＡはさらには、専用プロセッサブロック（「ＰＲＯＣ」）５１０を含む。

一部のＦＰＧＡでは、各プログラマブルタイルは、プログラマブル相互接続要素（「ＩＮＴ」）５１１を含み、そのプログラマブル相互接続要素５１１は、各近接するタイル内の対応する相互接続要素への、および、その対応する相互接続要素からの、標準化された接続を有する。したがって、一体で扱われるプログラマブル相互接続要素は、図解されるＦＰＧＡに対するプログラマブル相互接続構造を実現する。プログラマブル相互接続要素５１１はさらには、図５の上部で含まれる例により示されるように、同じタイルの内部のプログラマブル論理要素への、および、そのプログラマブル論理要素からの接続を含む。

例えばＣＬＢ５０２は、ユーザ論理を実現するようにプログラムされ得る構成可能論理要素（「ＣＬＥ」）５１２を、単一のプログラマブル相互接続要素（「ＩＮＴ」）５１１のほかに含み得る。ＢＲＡＭ５０３は、ＢＲＡＭ論理要素（「ＢＲＬ」）５１３を、１つまたは複数のプログラマブル相互接続要素に加えて含み得る。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。絵で表される例では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（例えば、４）が、さらには使用され得る。ＤＳＰタイル５０６は、ＤＳＰ論理要素（「ＤＳＰＬ」）５１４を、適切な数のプログラマブル相互接続要素に加えて含み得る。ＩＯＢ５０４は例えば、入出力論理要素（「ＩＯＬ」）５１５の２つのインスタンスを、プログラマブル相互接続要素５１１の１つのインスタンスに加えて含み得る。当業者には明らかになるように、例えばＩ／Ｏ論理要素５１５に接続される、実際のＩ／Ｏパッドは、典型的には、入出力論理要素５１５の区域に限定されない。

絵で表される例では、（図５で示される）ダイの中央の付近の水平区域が、構成、クロック、および他の制御論理のために使用される。この水平区域またはカラムから延在する垂直カラム５０９が、クロックおよび構成信号を、ＦＰＧＡの全幅にわたって配布するために使用される。

図５で図解されるアーキテクチャを利用する一部のＦＰＧＡは、ＦＰＧＡの大きな部分を成り立たせる規則的なカラム状構造を途絶する、追加的な論理ブロックを含む。追加的な論理ブロックは、プログラマブルブロックおよび／または専用論理であり得る。例えばプロセッサブロック５１０は、ＣＬＢおよびＢＲＡＭのいくつかのカラムに及ぶ。

図５は、例示的なＦＰＧＡアーキテクチャのみを図解することを意図されるということに留意されたい。例えば、ロウ内の論理ブロックの数、ロウの相対的な幅、ロウの数および順序、ロウに含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、ならびに、図５の上部で含まれる相互接続／論理実現形態は、純粋に例示的なものである。例えば実際のＦＰＧＡでは、ＣＬＢの２つ以上の近接するロウが、典型的には、ＣＬＢが出現するところならばどこでも、ユーザ論理の効率的な実現形態を容易にするために含まれるが、近接するＣＬＢロウの数は、ＦＰＧＡの全体的なサイズによって変動する。

ＦＰＧＡ５００はさらには、システム監視回路（ＳＹＳＭＯＮ）５５０と、１つまたは複数のトランジスタモジュール５５２とを含み得る。ＳＹＳＭＯＮ５５０は、上記で説明した制御回路１０６を実現するための回路を含み得る。例えばＳＹＳＭＯＮ５５０は、ＤＡＣとＡＤＣとを含み得る。一部の例ではＳＹＳＭＯＮ５５０は、上記で説明したような、アナログ信号処理を実行するための、他のアナログ回路を含み得る。トランジスタモジュール５５２は、実質的に、上記で説明したように構成され得る。ＳＹＳＭＯＮ５５０は、トランジスタモジュール５５２に、プログラマブル相互接続を介して、または、専用ルーティングを介して結合され得る。トランジスタモジュール５５２内のトランジスタは、トランジスタ特性評価の目的で使用される専用トランジスタであり得るものであり、または、ＦＰＧＡ５００内の他の回路網の部分であり得る。

図６は、例の実現形態による、集積回路を検査する方法６００を図示するフロー線図である。方法６００は、ステップ６０２で始まり、そのステップ６０２で、ＩＣの複数のダイ位置に配設されるトランジスタが、電圧信号によって、ＤＡＣを使用して駆動される。１つの例では、ステップ６０４で、ＩＣのプログラマブル相互接続が、ＤＡＣをトランジスタに結合するように構成され得る。代替的にＤＡＣは、トランジスタに、専用ルーティングによって結合され得るものであり、ステップ６０４は省略され得る。

ステップ６０６で、誘導される電流信号、または、誘導される電流信号から導出される信号のサンプルが、ＡＤＣを使用して生成される。１つの例では、ステップ６０８で、ＩＣのプログラマブル相互接続が、ＡＤＣをトランジスタに結合するように構成され得る。代替的にＡＤＣは、トランジスタに、専用ルーティングによって結合され得るものであり、ステップ６０８は省略され得る。

ステップ６１０で、サンプルは、トランジスタ特性を導出するために処理される。例では、ステップ６１２で、ＩＣのプログラマブル論理が、検査回路で、電圧の駆動、および、サンプルの生成を引き起こすことに関して実現するように構成され得る。検査回路はさらには、トランジスタ特性を決定し得る。代替的に、または、ステップ６１２に加えて、ステップ６１４で、サンプルは、外部検査器に送信され得る。任意選択のステップ６１５で、アナログ処理が、サンプルに関して実行され得る（例えば、上記で論考したようなアナログフィルタリング）。例では、ステップ６１６で、サンプルおよび／またはトランジスタ特性は、ＩＣのメモリ回路に記憶され得る。例では方法６００は、ＩＣに関して、ＩＣがウェハ上にある間に実行され得る。別の例では方法６００は、ＩＣに関して、ＩＣが選別およびパッケージングされる後に実行され得る。

図７は、例の実現形態による検査システム７００を図示するブロック線図である。検査システム７００は、ウェハ７０２と検査器７０４とを含む。ウェハ７０２は、複数のＩＣダイ７０６を含む。各ＩＣダイ７０６は、ダイ内トランジスタ特性評価回路７０８と、ダイ内トランジスタ特性評価回路７０８に結合される、少なくとも１つの接点７１０とを含む。ダイ内トランジスタ特性評価回路７０８は、上記で説明した様々な例によって構成され得る。検査器７０４は、検査測定値および／またはトランジスタ特性を、ダイ内トランジスタ特性評価回路７０８から受信することを含む、検査プロセスを制御するために、各ＩＣダイ７０６上の接点７１０に結合され得る。

一部の例の実現形態が、下記で提供される。１つの例では、ＩＣが提供され得る。ＩＣは、ＩＣのダイ上の複数の位置に配設される複数のトランジスタと、複数のトランジスタの各々の端子に結合される導体と、複数のトランジスタを電圧信号によって、デジタル入力に応じて駆動するために、導体に結合されるデジタル−アナログ変換器（ＤＡＣ）と、サンプルを、電圧信号に応じて複数のトランジスタで誘導される電流信号に応じて生成するために、導体の少なくとも一部分に結合されるアナログ−デジタル変換器（ＡＤＣ）であって、サンプルは、複数のトランジスタに対する少なくとも１つの静電特性を指し示す、ＡＤＣとを含み得る。

一部のそのようなＩＣは、検査器によるプロービングに対して構成される少なくとも１つの接点であって、サンプルを出力するためにＡＤＣに結合される、少なくとも１つの接点をさらに含み得る。

一部のそのようなＩＣは、サンプルを記憶するためにＡＤＣに結合されるメモリ回路をさらに含み得る。

一部のそのようなＩＣは、サンプルを受信するためにＡＤＣに結合される検査回路をさらに含み得る。

一部のそのようなＩＣでは、検査回路は、ＩＣのプログラマブル論理で構成され得る。

一部のそのようなＩＣでは、検査回路は、複数のトランジスタに対する少なくとも１つの静電特性を、サンプルから導出するように構成され得る。

一部のそのようなＩＣでは、第１のサンプルから、第１の位置での第１のトランジスタに対して導出される、少なくとも１つの静電特性の第１の測定値は、第２のサンプルから、第２の位置での第２のトランジスタに対して導出される、少なくとも１つの静電特性の第２の測定値と比較される際に、変動を呈する。

一部のそのようなＩＣでは、導体は、ＩＣのプログラマブル相互接続の部分であり得る。

一部のそのようなＩＣは、誘導される電流信号から導出されるアナログ信号を生成するように構成される少なくとも１つのアナログ回路をさらに含み得るものであり、ＡＤＣは、アナログ信号のサンプルを生成する。

別の例の実現形態では、集積回路（ＩＣ）を検査するためのシステムが提供され得る。ＩＣを検査するためのそのようなシステムは、ＩＣのダイ上の複数の位置に配設される複数のトランジスタモジュールと、複数のトランジスタモジュールを駆動して、検査測定値を取得するように構成される、ＩＣ上の、および、複数のトランジスタモジュールに結合される、制御回路と、トランジスタ特性を検査測定値から導出するように構成される、ＩＣ上の、および、制御回路に結合される、検査回路とを含み得る。

一部のそのようなシステムでは、複数のトランジスタモジュールは、少なくとも１つのトランジスタを含む。

一部のそのようなシステムでは、制御回路は、電圧信号を提供するために、複数のトランジスタモジュールに結合されるデジタル−アナログ変換器（ＤＡＣ）と、サンプルを、誘導される電流信号に応じて生成するために、複数のトランジスタモジュールに結合されるアナログ−デジタル変換器（ＡＤＣ）とを備える。

一部のそのようなシステムでは、検査回路は、ＩＣのプログラマブル論理で構成される。

一部のそのようなシステムでは、制御回路は、複数のトランジスタモジュールに、ＩＣのプログラマブル相互接続を介して結合され得る。

別の例の実現形態では、集積回路（ＩＣ）を検査する方法が提供され得る。そのような方法は、ＩＣのダイ上の複数の位置に配設される複数のトランジスタに対する電圧信号を、ＩＣ上のデジタル−アナログ変換器（ＤＡＣ）を使用して駆動することと、サンプルを、複数のトランジスタでの誘導される電流信号に応じて、ＩＣ上のアナログ−デジタル変換器（ＡＤＣ）を使用することにおいて生成することと、複数のトランジスタに対する少なくとも１つの静電特性を、サンプルから導出することとを含み得る。

そのような方法は、ＩＣのプログラマブル相互接続を、ＤＡＣおよびＡＤＣを複数のトランジスタに選択的に結合するように構成することをさらに含み得る。

そのような方法は、駆動するステップ、および、生成するステップを、ＩＣが選別およびパッケージングされた後に実行することをさらに含み得る。

そのような方法は、ＩＣのプログラマブル論理を、検査回路を実現するように構成することと、サンプルを検査回路で受信することとをさらに含み得る。

一部のそのような方法では、複数のトランジスタに対する少なくとも１つの静電特性を、サンプルから導出するステップは、検査回路により実行される。

一部のそのような方法では、第１のサンプルから、第１の位置での第１のトランジスタに対して導出される、少なくとも１つの静電特性の第１の測定値は、第２のサンプルから、第２の位置での第２のトランジスタに対して導出される、少なくとも１つの静電特性の第２の測定値と比較される際に、変動を呈し得る。

上述は、特定の例に向けられるものであるが、他の、および、さらなる例が、上述の基本的な範囲から逸脱することなく考案され得るものであり、上述の範囲は、後に続く特許請求の範囲により決定される。

Claims (15)

1. 集積回路（ＩＣ）であって、
   前記ＩＣのダイ上の複数の位置に配設される複数のトランジスタと、
   前記複数のトランジスタの各々の端子に結合される導体と、
   前記複数のトランジスタを電圧信号によって、デジタル入力に応じて駆動するために、前記導体に結合されるデジタル−アナログ変換器（ＤＡＣ）と、
   サンプルを、前記電圧信号に応じて前記複数のトランジスタで誘導される電流信号に応じて生成するために、前記導体の少なくとも一部分に結合されるアナログ−デジタル変換器（ＡＤＣ）であって、前記サンプルは、前記複数のトランジスタに対する少なくとも１つの静電特性を指し示す、ＡＤＣと
   を備える、ＩＣ。
2. 検査器によるプロービングに対して構成される少なくとも１つの接点であって、前記サンプルを出力するために前記ＡＤＣに結合される、少なくとも１つの接点
   をさらに備える、請求項１に記載のＩＣ。
3. 前記サンプルを記憶するために前記ＡＤＣに結合されるメモリ回路
   をさらに備える、請求項１または２に記載のＩＣ。
4. 前記サンプルを受信するために前記ＡＤＣに結合される検査回路
   をさらに備える、請求項１に記載のＩＣ。
5. 前記検査回路は、前記ＩＣのプログラマブル論理で構成される、請求項４に記載のＩＣ。
6. 前記検査回路は、前記複数のトランジスタに対する前記少なくとも１つの静電特性を、前記サンプルから導出するように構成される、請求項４に記載のＩＣ。
7. 第１のサンプルから、第１の位置での第１のトランジスタに対して導出される、前記少なくとも１つの静電特性の第１の測定値は、第２のサンプルから、第２の位置での第２のトランジスタに対して導出される、前記少なくとも１つの静電特性の第２の測定値と比較される際に、変動を呈する、請求項６に記載のＩＣ。
8. 前記導体は、前記ＩＣのプログラマブル相互接続の部分である、請求項１に記載のＩＣ。
9. 前記誘導される電流信号から導出されるアナログ信号を生成するように構成される少なくとも１つのアナログ回路
   をさらに備え、
   前記ＡＤＣは、前記アナログ信号のサンプルを生成する、
   請求項１に記載のＩＣ。
10. 集積回路（ＩＣ）を検査する方法であって、
    前記ＩＣのダイ上の複数の位置に配設される複数のトランジスタに対する電圧信号を、前記ＩＣ上のデジタル−アナログ変換器（ＤＡＣ）を使用して駆動することと、
    サンプルを、前記複数のトランジスタでの誘導される電流信号に応じて、前記ＩＣ上のアナログ−デジタル変換器（ＡＤＣ）を使用することにおいて生成することと、
    前記複数のトランジスタに対する少なくとも１つの静電特性を、前記サンプルから導出することと
    を備える、方法。
11. 前記ＩＣのプログラマブル相互接続を、前記ＤＡＣおよびＡＤＣを前記複数のトランジスタに選択的に結合するように構成すること
    をさらに備える、請求項１０に記載の方法。
12. 駆動する前記ステップ、および、生成する前記ステップを、前記ＩＣが選別およびパッケージングされた後に実行する、請求項１０に記載の方法。
13. 前記ＩＣのプログラマブル論理を、検査回路を実現するように構成することと、
    前記サンプルを前記検査回路で受信することと
    をさらに備える、請求項１０に記載の方法。
14. 前記複数のトランジスタに対する前記少なくとも１つの静電特性を、前記サンプルから導出する前記ステップは、前記検査回路により実行される、請求項１３に記載の方法。
15. 第１のサンプルから、第１の位置での第１のトランジスタに対して導出される、前記少なくとも１つの静電特性の第１の測定値は、第２のサンプルから、第２の位置での第２のトランジスタに対して導出される、前記少なくとも１つの静電特性の第２の測定値と比較される際に、変動を呈する、請求項１４に記載の方法。

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