CN106776360B - 一种芯片及电子设备 - Google Patents
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Abstract
本发明涉及缓存利用技术领域，尤其涉及一种芯片及电子设备。该芯片包括：处理器和高速缓冲存储器，所述高速缓冲存储器具有缓存模式和存储模式，当所述高速缓冲存储器处于缓存模式时，所述高速缓冲存储器被使能为缓冲存储器，当所述高速缓冲存储器处于存储模式时，所述高速缓冲存储器被使能为第一片内存储器。本发明实施例的实施方式扩充了处理器芯片的片内存储空间，提升了处理器的数据访问速度和芯片的性能。
Description
【技术领域】
本发明涉及缓存利用技术领域，尤其涉及一种芯片及电子设备。
【背景技术】
高速缓冲存储器(Cache)位于CPU与内存之间，是一种高速小容量的存储器，Cache在物理位置上尽量靠近CPU，一般封装在CPU芯片内，其速度与CPU的速度相匹配，即能够在一个最短的存储周期内完成一次读/写，约比内存速度高数倍至数十倍以上。
目前，在相关技术中，Cache一般都是在CPU工作时作为缓存来进行读/写，充分利用Cache的特点来提高CPU对存储器的访问速度，进而使整个系统的性能得以提升。
发明人在实现本发明的过程中，发现相关技术存在以下问题：当CPU芯片应用在没有片外存储器的方案上时，出现片内存储容量不足，Cache结构里面的存储器空闲浪费的问题。
【发明内容】
本发明要解决的技术问题是提供一种芯片、行车记录仪、飞行录像装置及电子设备，用以解决片内存储容量不足、Cache空闲浪费的问题。
本发明实施例的一个方面，提供一种芯片，包括：处理器和高速缓冲存储器，
所述高速缓冲存储器具有缓存模式和存储模式，当所述高速缓冲存储器处于缓存模式时，所述高速缓冲存储器被使能为缓冲存储器，当所述高速缓冲存储器处于存储模式时，所述高速缓冲存储器被使能为第一片内存储器。
其中，所述高速缓冲存储器包括控制单元和存储单元，
所述控制单元分别连接所述处理器和所述存储单元，所述存储单元连接所述处理器，
当所述高速缓冲存储器处于缓存模式时，所述存储单元用于接受所述控制单元的控制，以缓存供所述处理器访问的片外数据；
当所述高速缓冲存储器处于存储模式时，所述存储单元用于存储供所述处理器直接访问的片内数据。
其中，所述芯片还包括：地址解释器和第二片内存储器，
所述地址解释器分别连接所述处理器和所述高速缓冲存储器，所述第二片内存储器连接所述地址解释器，其中，所述地址解释器用于接收所述处理器发送的数据访问请求，并根据所述数据访问请求区分访问所述高速缓冲存储器和所述第二片内存储器。
其中，所述地址解释器分别连接所述控制单元和所述存储单元。
其中，所述第二片内存储器为静态随机存取存储器、MROM存储器、OTP存储器以及Fl ash存储器中的一种。
其中，所述高速缓冲存储器为静态随机存取存储器。
本发明实施例的另一个方面，提供一种电子设备，所述电子设备包括如上所述的芯片。
其中，所述电子设备包括：行车记录仪和飞行录像装置。
本发明实施例的又一个方面，提供一种芯片，包括：处理器、地址解释器、高速缓冲存储器、片内存储器以及主存储器；
所述高速缓冲存储器具有缓存模式和存储模式，当所述高速缓冲存储器处于缓存模式时，所述高速缓冲存储器被使能为缓冲存储器，所述缓冲存储器从所述主存储器获取片外数据，当所述高速缓冲存储器被使能为存储模式时，所述高速缓冲存储器使能为第一片内存储器。
本发明实施例的再一个方面，提供一种电子设备，所述电子设备包括如上所述的芯片。
在本发明的各个实施例中，通过将高速缓冲存储器设置为两种工作模式，即缓存模式和存储模式，在缓存模式时，该高速缓冲存储器被使能为缓冲存储器，在存储模式时，该高速缓冲存储器被使能为片内存储器，相比较于现有技术来说，本发明实施例的实施方式扩充了处理器芯片的片内存储空间，提升了处理器的数据访问速度，进而提升了包含该处理器芯片的设备的系统性能。
【附图说明】
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本发明实施例提供的一种芯片的结构框图；
图2是本发明另一实施例提供的一种芯片的结构框图；
图3是本发明又一实施例提供的一种芯片的结构框图。
【具体实施方式】
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
高速缓冲存储器(Cache)是存在于主存储器与CPU之间的一级存储器，通常由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多，接近于CPU的速度。在计算机存储系统的层次结构中，Cache是介于CPU和主存储器之间的高速小容量存储器，它和主存储器一起构成一级的存储器。Cache和主存储器之间信息的调度和传送是由硬件自动进行的。
Cache存在读取/写入数据速度快，不必配合内存刷新电路，以及工作效率高等优点，但Cache也存在集成度低，功耗较大，相同的容量体积较大，而且价格高等缺点。因此，Cache还不能作为用量较大的主存储器。
目前，CPU芯片除了Cache之外还包括片内存储器，该片内存储器用于存储一些CPU需要反复调用的子程序，当片内存储器的存储容量不足时，通常都是通过增加片外存储器来扩充存储容量，如果需要扩充存储的数据比较小且此时空闲的Cache能够存储该数据，那么增加的片外存储器是没有必要的且增加了成本。
因此，充分利用Cache结构里面的存储器，使Cache在保留缓存功能的基础上又具备片内存储功能，不仅能够提升CPU的数据访问速度和系统性能，而且能够节约产品成本。
下述实施例提供了一种芯片，该芯片的Cache被复用为片内存储器，其能够解决现有技术中片内存储容量不足、Cache存储空间被浪费等问题。
请参照图1，图1是本发明实施例提供的一种芯片的结构框图。如图1所示，该芯片10包括处理器11和高速缓冲存储器12。
其中，该高速缓冲存储器12包括控制单元121和存储单元122，该控制单元121分别连接处理器11和存储单元122，该存储单元122连接处理器11。
在本发明实施例中，该高速缓冲存储器12通过配置，分时复用为缓存模式和片内存储模式。当该高速缓冲存储器12处于缓存模式时，该高速缓冲存储器12被使能为缓冲存储器，当该高速缓冲存储器12处于存储模式时，该高速缓冲存储器12被使能为第一片内存储器。其中，当高速缓冲存储器12被使能为缓冲存储器时，此时该缓冲存储器发挥传统的cache功能。由于主存储器的工作频率远低于处理器的工作频率，这样直接造成的结果就是，处理器在执行完一条指令后，常常需要等待一些时间才能再次访问主存储器，极大地降低了处理器的工作效率，在这种情况下高速缓冲存储器应用而生，其插入在处理器和主存储器之间，使处理器既可以以较快速度存取Cache中的数据，又不使系统成本上升过高。在这里，该高速缓冲存储器被使能为缓冲存储器，其用于缓存供处理器访问的片外数据，具体是由存储单元122接受控制单元121的控制，以缓存供处理器11访问的片外数据，该片外数据是高速缓冲存储器作为一个过渡从主存储器获取到的数据。具体地，处理器访问主存储器时，首先判断所要访问的内容是否在高速缓冲存储器的存储单元122中，如果在，则称为命中(hit)，此时处理器直接从高速缓冲存储器的存储单元122中调用该内容；否则称为未命中(miss)，此时处理器会通过高速缓冲存储器的控制单元121对主存储器中的相应内容进行操作。其中，该主存储器是外部存储器，其存储容量大，但数据处理速度远低于处理器和高速缓冲存储器。
其中，当高速缓冲存储器被使能为第一片内存储器时，该高速缓冲存储器用于存储供处理器直接访问的片内数据，具体是由存储单元122存储供处理器11直接访问的片内数据。该片内数据可以是处理器生成的数据并存储在高速缓冲存储器中。此时，该片内数据可以是被处理器经常访问的一些高频数据，该片内数据相较于上述片外数据来说，其接收处理器访问和处理的速度更快。具体地，处理器直接访问高速缓冲存储器中的存储单元122，读操作和写操作都能在一个时钟周期内完成，不需要额外的等待时钟周期。
其中，该高速缓冲存储器优选为静态随机存取存储器(Static Random AccessMemory,SRAM)，此时，Cache是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。
其中，高速缓冲存储器12可以根据具体的应用场景来切换缓存模式和存储模式，例如，根据产品所处理的数据量的大小及芯片容量切换高速缓冲存储器的工作模式，并在包含该芯片的产品外示出当前高速缓冲存储器的使用模式，当需要切换时，人工发出指令进行切换，或者根据预设的系统命令进行切换。
需要说明的是，在缓存模式下时，高速缓冲存储器中存储的数据包括数据、地址索引、数据有效性标志、更新策略标志、缓存使能标志等多种类型，这些数据类型的宽度长短不一。而处理器在数据访问时，通常是字节(8位)、半字(16位)以及字(32位)等整齐的宽度。根据分时复用来切换缓存模式和存储模式时，为了适应分时复用的特点，需要将缓存模式下的各种数据类型组织成固定的宽度格式，因此，在本发明实施例中，将各种数据类型组织成固定的32位宽。其中，当某一个或某几个数据类型宽度不够32位宽时，可以通过留空或拼接等方式来补充。在一些实施例中，也可以将各种数据类型组织成固定的16位宽，或者8位宽等。
本发明实施例提供了一种芯片，该芯片通过将其包含的高速缓冲存储器分时复用为两种工作模式，即缓存模式和存储模式，从而使高速缓冲存储器在保留缓存功能的基础上又具备片内存储功能，并且两种工作模式可以根据实际的应用进行切换，由此，灵活运用高速缓冲存储器，不仅提升了的处理器的数据访问速度，而且节约了产品成本。
请参照图2，图2是本发明另一实施例提供的一种芯片的结构框图，如图2所示，该芯片20包括：处理器21、地址解释器22、高速缓冲存储器23以及第二片内存储器24。
其中，该地址解释器22分别连接处理器21和第二片内存储器24，该地址解释器22还连接高速缓冲存储器23。在本发明实施例中，该地址解释器22用于接收处理器21发送的数据访问请求，并根据该数据访问请求区分访问高速缓冲存储器23和第二片内存储器24。该数据访问请求包括地址、读写类型和数据，地址解释器22具体是根据所述数据访问请求中的地址来区分访问高速缓冲存储器23和第二片内存储器24。
其中，该高速缓冲存储器23通过配置被分时复用为缓存模式和存储模式。该高速缓冲存储器23包括控制单元231和存储单元232，控制单元231分别连接地址解释器22和存储单元232，存储单元232连接地址解释器22。
当高速缓冲存储器23处于缓存模式时，其被使能为缓冲存储器，处理器21向地址解释器22发出数据访问请求(包括地址、读写类型和数据等)，地址解释器22根据地址区分访问高速缓冲存储器23或者第二片内存储器24。
其中，当访问高速缓冲存储器23的时候，如果cache命中，就直接完成处理器数据访问。如果cache不命中，控制单元231访问主存储器，然后完成处理器数据访问。该主存储器为片外存储器。当访问第二片内存储器24的时候，直接完成处理器数据访问。
当高速缓冲存储器23关闭缓存模式时，高速缓冲存储器23转换成存储模式，其被使能为缓冲存储器。处理器21向地址解释器22发出数据访问请求，地址解释器22根据地址区分访问高速缓冲存储器23或者第二片内存储器24，具体是区分访问高速缓冲存储器23的存储单元232或者第二片内存储器24。
其中，当访问存储单元232的时候，如果cache命中，直接完成处理器数据访问。当访问第二片内存储器24的时候，直接完成处理器数据访问。
在本发明实施例中，该第二片内存储器24的存储空间可以通过指令进行配置，其优选为SRAM，也可以是掩膜式只读存储器(Mask Read-Only Memory,MROM)，OTP类型存储器，Flash类型存储器等；该高速缓冲存储器优选为SRAM。
同样为了满足分时复用的特点，高速缓冲存储器中存储的数据类型需要组织成固定的位宽，该位宽可以是32位，或者16位，或者8位等。
本发明实施例提供了一种芯片，该芯片包括高速缓冲存储器和第二片内存储器，该高速缓冲存储器被配置为缓存模式和存储模式，在缓存模式下时能够发挥Cache的现有功能，提升处理器数据处理速度，在存储模式下时能够扩充片内存储器的存储空间，使芯片内可用的片内存储空间做到最高效的利用。
本发明再一实施例提供了一种电子设备，该电子设备包括如图1或图2中所示的芯片。通过上述实施例的描述可知，该芯片具备两种可切换的工作模式，并且在存储模式时，芯片内可用的片内存储空间被得到充分利用，一些情况下，包含该芯片的一些电子设备可以在不需要外设存储器的情况下就能满足处理器的数据访问。因此，在本实施例中，包含所述芯片的电子设备具备处理器数据访问速度快，系统性能高，产品成本节约等优点。
其中，该电子设备以多种形式存在，包括但不限于：行车记录仪和飞行录像装置，该飞行录像装置包括无人机等。
请参照图3，图3是本发明又一实施例提供的一种芯片的结构框图。如图3所示，该芯片30包括：处理器31、地址解释器32、高速缓冲存储器33、片内存储器34以及主存储器35。
其中，该高速缓冲存储器33包括控制单元331和存储单元332。
其中，处理器31连接地址解释器32，地址解释器32分别连接控制单元331、存储单元332以及片内存储器34，该高速缓冲存储器33连接主存储器35。
其中，该高速缓冲存储器33具有缓存模式和存储模式，当所述高速缓冲存储器33处于缓存模式时，所述高速缓冲存储器33被使能为缓冲存储器，所述缓冲存储器33从所述主存储器35获取片外数据，当所述高速缓冲存储器33被使能为存储模式时，所述高速缓冲存储器33使能为第一片内存储器。该片外数据即上述实施例中所述的片外数据。
在本发明实施例中，该芯片处理器工作时，可以通过三条路径进行数据访问，每一条数据访问路径可以根据具体的应用场景进行切换。
具体地，处理器31发出数据访问请求，地址解释器32接收该数据访问请求，并解析该数据访问请求，以获取其对应的地址，然后根据该地址来区分访问高速缓冲存储器33和片内存储器34。
当选择高速缓冲存储器33且该高速缓冲存储器33被配置为缓存模式时，处理器31首先判断所要访问的内容是否在高速缓冲存储器33中，如果在，则称为命中，此时处理器31直接从高速缓冲存储器33中调用该内容；否则称为未命中，此时处理器31会通过控制单元331对主存储器35中的相应内容进行操作。
当选择高速缓冲存储器33且该高速缓冲存储器33被配置为存储模式时，处理器31直接访问存储单元332，读操作和写操作都能在一个时钟周期内完成，不需要额外的等待时钟周期。
当选择片内存储器34时，处理器直接针对该片内存储器34完成数据访问。
其中，该高速缓冲存储器优选为SRAM。该片内存储器优选为SRAM、MROM、OTP类型存储器以及Flash存储器等。该主存储器优选为SDR SDRAM或者DDR SDRAM，该主存储器也可以是SPI Flash、NAND Flash、NOR Flash等。
同样为了满足分时复用的特点，高速缓冲存储器中存储的数据类型需要组织成固定的位宽，该位宽可以是32位，或者16位，或者8位等。
本发明实施例提供了一种芯片，该芯片的高速缓冲存储器具有缓存模式和存储模式，该芯片还包括主存储器，通过这种设计，该芯片能够根据具体地应用方案选择其最匹配的工作模式，最大程度上提升处理器的数据访问速度和芯片的性能。
本发明还一实施例还提供了一种电子设备，该电子设备包括如图3所示的芯片。该电子设备具备图3所示芯片的相应功能和有益效果。
其中，该电子设备以多种形式存在，包括但不限于：行车记录仪、飞行录像装置、蓝牙设备(比如蓝牙耳机、蓝牙音箱等)、BLE设备(比如包含低功耗蓝牙芯片的穿戴设备或智能家居设备等)、移动电源、移动存储设备(比如SD/TF卡、U盘等)、读卡器等。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (9)
1.一种芯片，其特征在于，包括：处理器和高速缓冲存储器，
所述高速缓冲存储器具有缓存模式和存储模式，当所述高速缓冲存储器处于缓存模式时，所述高速缓冲存储器被使能为缓冲存储器，当所述高速缓冲存储器处于存储模式时，所述高速缓冲存储器被使能为第一片内存储器；
所述高速缓冲存储器包括控制单元和存储单元，所述控制单元分别连接所述处理器和所述存储单元，所述存储单元直接连接所述处理器；
当所述高速缓冲存储器处于缓存模式时，所述存储单元用于接受所述控制单元的控制，以缓存供所述处理器访问的片外数据；
当所述高速缓冲存储器处于存储模式时，所述存储单元用于存储供所述处理器直接访问的片内数据；
其中，在所述高速缓冲存储器处于缓存模式时，所述缓存模式对应的数据类型被组织成固定的宽度格式，所述缓存模式对应的数据类型包括数据、地址索引、数据有效性标志、更新策略标志以及缓存使能标志。
2.根据权利要求1所述的芯片，其特征在于，所述芯片还包括：地址解释器和第二片内存储器，
所述地址解释器分别连接所述处理器和所述高速缓冲存储器，所述第二片内存储器连接所述地址解释器，其中，所述地址解释器用于接收所述处理器发送的数据访问请求，并根据所述数据访问请求区分访问所述高速缓冲存储器和所述第二片内存储器。
3.根据权利要求2所述的芯片，其特征在于，所述地址解释器分别连接所述控制单元和所述存储单元。
4.根据权利要求2所述的芯片，其特征在于，所述第二片内存储器为静态随机存取存储器、MROM存储器、OTP存储器以及Flash存储器中的一种。
5.根据权利要求1所述的芯片，其特征在于，所述高速缓冲存储器为静态随机存取存储器。
6.一种电子设备，其特征在于，所述电子设备包括权利要求1至5任一项所述的芯片。
7.根据权利要求6所述的电子设备，其特征在于，所述电子设备包括：行车记录仪和飞行录像装置。
8.一种芯片，其特征在于，包括：处理器、地址解释器、高速缓冲存储器、片内存储器以及主存储器；
所述高速缓冲存储器具有缓存模式和存储模式，当所述高速缓冲存储器处于缓存模式时，所述高速缓冲存储器被使能为缓冲存储器，所述缓冲存储器从所述主存储器获取片外数据，当所述高速缓冲存储器被使能为存储模式时，所述高速缓冲存储器使能为第一片内存储器；
所述高速缓冲存储器包括控制单元和存储单元，所述控制单元分别连接所述处理器和所述存储单元，所述存储单元直接连接所述处理器；
当所述高速缓冲存储器处于缓存模式时，所述存储单元用于接受所述控制单元的控制，以缓存供所述处理器访问的片外数据；
当所述高速缓冲存储器处于存储模式时，所述存储单元用于存储供所述处理器直接访问的片内数据；
其中,在所述高速缓冲存储器处于缓存模式时，所述缓存模式对应的数据类型被组织成固定的宽度格式，所述缓存模式对应的数据类型包括数据、地址索引、数据有效性标志、更新策略标志以及缓存使能标志。
9.一种电子设备，其特征在于，所述电子设备包括权利要求8所述的芯片。
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