CN106686326A - 一种全画幅图像传感器系统 - Google Patents

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Abstract

本发明提供了一种全画幅图像传感器系统，通过以像素阵列为中心，在像素阵列两侧分别对称设置有读出电路、通道选择电路、接口电路；成对的读出电路分别从像素阵列两侧与像素阵列相电连；在像素阵列的同一侧的通道选择电路与读出电路相电连；在像素阵列的同一侧的接口电路与通道选择电路相电连，从而使得像素阵列左右两侧电路基本对称，使得像素阵列的中心与整个芯片的中心几乎重合，为后续封装和应用带来方便，还降低了对单侧的PGA、ADC等电路的尺寸，克服了PGA、ADC等电路的高度不能超过像素阵列高度的限制下无法增加PGA、ADC等电路的容量的问题。

Description

一种全画幅图像传感器系统
技术领域
本发明涉及图像传感器技术领域，具体涉及一种全画幅图像传感器系统。
背景技术
全画幅是针对传统35mm胶卷的尺寸来说的。全画幅数码单反CMOS感光成像元件的尺寸和35mm胶卷的尺寸相同，一般接近36mm*24mm。单反相机中，全画幅属于高档相机，例如尼康D5、索尼Alpha 7RM2、佳能EOS 6D等，均采用全画幅图像传感器。一般来说，由于全画幅的传感器阵列尺寸大，同样像素数量下的像素尺寸也大，因此可以获得更好的图像质量和色彩表现力。
传统的滚筒曝光像元(Rolling Shutter Pixel)，其信号读取原理是当TX置高时，PD的信号将被传输出来，当NMOS管的栅端信号RX拉到高电平时，对FD点电荷进行清空和复位，然后RX信号置为低电平并将另一NMOS的栅端信号置为高电平，此时PD的信号被传输至FD点，随后完成信号读出。也就是说，对于传统滚筒像元组成的图像传感器x行y列来说，第一行第一列的曝光时间与第x行第x列的曝光时间并不同时。这个非同时性对于普通相机应用来说没有问题，但是对于高帧率拍摄图像时，则会引起明显的图像失真与变形。
发明内容
为了克服以上问题，本发明旨在提供一种全画幅图像传感器系统，以提高图像的准确度。
为了达到上述目的，本发明提供了一种全画幅图像传感器系统，包括：像素阵列、读出电路、通道选择电路、接口电路、控制电路、电源输入输出接口以及辅助电路；其中，
以所述像素阵列为中心，在所述像素阵列两侧分别对称设置有读出电路、通道选择电路、接口电路；成对的读出电路分别从像素阵列两侧与像素阵列相电连；在像素阵列的同一侧的通道选择电路与读出电路相电连；在像素阵列的同一侧的接口电路与通道选择电路相电连；
像素阵列，用于探测图像，并将得到的图像信号输出给读出电路；
读出电路，用于从像素阵列中获取图像信号，并将图像信号放大后转换为数字信号，并且输出给通道选择电路；
通道选择电路，用于将数字信号放大后进行选择性传输；
接口电路，用于向外界输出数字信号；
控制电路与读出电路、通道选择电路、接口电路相电连，用于控制各个电路的传输和工作时序；
电源输入输出接口分别设置于像素阵列的上方和下方，用于各个电路输入或输出电源信号；
辅助电路分别设置于像素阵列的上方和下方，用于为整个电路提供参考基准和复位电压。
优选地，像素阵列两侧的读出电路分为上层读出电路和下层读出电路、通道选择电路分为上层通道选择电路和下层通道选择电路、接口电路分为上层接口电路和下层接口电路，读出电路的一侧的上部分与像素阵列的上层区域相电连，读出电路的另一侧的上部分与上层通道选择电路的一侧相电连，上层通道选择电路的另一侧与上层接口电路相电连；读出电路的一侧的下部分与像素阵列的下层区域相电连，读出电路的另一侧的下部分与下层通道选择电路的一侧相电连，下层通道选择电路的另一侧与下层接口电路相电连。
优选地，所述像素阵列包括用于获取图像探测信号的有效像素阵列、用于提供无光下的基准信号的暗像素阵列、用于保护有效像素阵列的冗余像素阵列、用于提供参考信号的参考像素阵列、以及用于隔离各个像素阵列的屏障阵列；其中，将有效像素阵列的图像探测信号分别减去暗像素阵列的基准信号和参考像素阵列的参考信号后，得到最终的用于输出到读出电路的图像信号。
优选地，所述冗余像素阵列围绕所述有效像素阵列排布，在所述有效像素阵列的同一侧向外依次设置有所述暗像素阵列和所述参考像素阵列；所述屏障阵列围绕所述暗像素阵列、所述参考像素阵列和所述冗余像素阵列设置。较佳的，所述像素阵列的总像素大小为(3684～4512)×(5400～6600)，所述有效像素阵列的像素大小为(3600～4400)×(5400～6600)，所述暗像素阵列的像素大小为(80～96)×(3604～6616)，所述冗余像素阵列和所述屏障阵列的像素为22～36行，所述参考像素阵列的像素为4～16行。
优选地，所述读出电路包括与像素阵列的行一一相对应的读出电路链路；每个读出电路链路由程序全局电路(PGA)和数模转换电路(ADC)组成；程序全局电路(PGA)将图像信号进行放大，数模转换电路(ADC)将放大后的图像信号转换为数字信号。
优选地，所述通道选择电路包括数字信号放大电路(digital gain)和列选择电路(column selector)；数字放大电路用于将读出电路输出的数字信号进行放大，列选择电路用于将经数字放大电路放大后的数字信号进行选择性传输。
优选地，所述接口电路包括低电压差分信号接口(LVDS)、接口电路控制信号通道和接口电路时钟信号通道；低电压差分信号接口用于输出数字数据，接口电路控制通道控制低电压差分信号接口的设置、帧频信息，接口电路时钟信号通道向接口电路控制通道提供时钟信息。
优选地，所述控制电路由行解码电路(row decoder)和数字信号控制电路(digital)组成；行解码电路控制读出电路、通道选择电路和接口电路的行方向的传输，数字信号控制电路用于控制读出电路、通道选择电路和接口电路的时序、曝光时间、读出方式、读出模式。
优选地，所述辅助电路包括：基准时钟电路、基准电压电路、基准脉冲电路、上电复位电路；其中，控制电路两侧分别设置一个基准时钟电路；在控制电路两侧的基准时钟电路分别连接一个基准电压电路；在像素阵列两侧的读出电路上方分别设置一个基准脉冲电路，基准脉冲电路与其下方相对应的读出电路相电连；上电复位电路为一个；
基准时钟电路用于为整个系统提供时钟信号，基准电压电路用于为整个系统提供基准电压，基准脉冲电路用于为整个系统提供基准脉冲信号，上电复位电路用于整个系统在上电后或电源存在跳变时，对数字信号控制电路进行复位。
优选地，所述基准时钟电路由锁相环模块组成，所述基准电压电路由带隙式基准电压模块组成，所述基准脉冲电路由斜坡发生电路和逻辑驱动电路组成；斜坡发生电路用于产生基准脉冲波形，逻辑驱动电路为基准脉冲电路提供驱动力。
优选地，所述电源输入输出接口包括：电源正极接口、电源接地接口、电源开关、整个系统的控制电源接口、测试接口、以及各个电路的电源正极接口和接地接口。
现有技术中，由于读出电路、通道选择电路和接口电路的版图面积较大、较宽，如果放在单侧，会导致像素阵列(Pixel Array)的中心与全芯片的中心有较大的偏差；本发明中，将在像素阵列两侧均设置有读出电路、通道选择电路和接口电路，采用左右两侧分别处理偶数列、奇数列像素信号的方法，可以保证像素阵列两侧输出信号基本对称，这样，像素阵列的中心与全芯片的中心可以几乎重合，为封装和后续芯片应用带来方便。其次，现有技术中，单侧处理信号的方法对于尺寸较大的像素而言比较适合，但是如果像素尺寸较小(如2.0um)时，要求对应的PGA、ADC等电路的高度不超过像素尺寸(如2.0um)，但是由于工艺器件的限制，部分电容的固定高度可能就已经超过像素尺寸(如电容高度为2.5um)，因此，本发明通过采用左右两侧分别处理偶数列、奇数列信号的方法，使得像素阵列的单侧PGA、ADC等电路的高度要求从1倍像素尺寸放宽为2倍的像素尺寸，克服了PGA、ADC等电路的高度不能超过像素阵列高度的限制下无法增加PGA、ADC等电路的容量的问题，使得采用较小尺寸像素应用于该类图像传感器成为可能。
附图说明
图1为本发明的一个较佳实施例的全画幅图像传感器系统的结构示意图
图2为本发明的一个较佳实施例的像素阵列的结构示意图
图3为本发明的一个较佳实施例的全画幅图像传感器系统的工作时序图
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
以下结合附图1～3和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
请参阅图1，本实施例的一种全画幅图像传感器系统，包括：像素阵列、读出电路、通道选择电路、接口电路、控制电路、电源输入输出接口以及辅助电路。
具体的，本实施例的全画幅图像传感器系统中的各个电路的排布如下：以像素阵列为中心，在像素阵列两侧分别对称设置有读出电路、通道选择电路、接口电路；成对的读出电路分别从像素阵列两侧与像素阵列相电连；在像素阵列的同一侧的通道选择电路与读出电路相电连；在像素阵列的同一侧的接口电路与通道选择电路相电连；电源输入输出接口分别设置于像素阵列的上方和下方，辅助电路分别设置于像素阵列的上方和下方。
其中，像素阵列两侧的读出电路分为上层读出电路和下层读出电路、通道选择电路分为上层通道选择电路和下层通道选择电路、接口电路分为上层接口电路和下层接口电路，这样，读出电路一共具有四个区域，通道选择电路一共具有四个区域，接口电路一共具有四个区域，具体的，上层读出电路的一侧与像素阵列的上部分相电连，上层读出电路的另一侧与上层通道选择电路的一侧相电连，上层通道选择电路的另一侧与上层接口电路相电连；下层读出电路的一侧与像素阵列的下部分相电连，下层读出电路的另一侧与下层通道选择电路的一侧相电连，下层通道选择电路的另一侧与下层接口电路相电连。
这里，像素阵列用于探测图像，并将得到的图像信号输出给读出电路。请参阅图2，像素阵列包括用于获取图像探测信号的有效像素阵列(active pixel)、用于提供无光下的基准信号的暗像素阵列(darkpixel)、用于保护有效像素阵列的冗余像素阵列(dummypixel)、用于提供参考信号的参考像素阵列(referrence pixel)、以及用于隔离各个像素阵列的屏障阵列(barrier pixel)；暗像素阵列(dark pixel)中还具有有效暗像素阵列(effective dark pixel)；其中，将有效像素阵列(active pixel)的图像探测信号分别减去暗像素阵列(dark pixel)的基准信号和参考像素阵列(referrence pixel)的参考信号后，得到最终的用于输出到读出电路的图像信号。冗余像素阵列(dummy pixel)围绕有效像素阵列(active pixel)排布，在有效像素阵列(active pixel)的同一侧向外依次设置有暗像素阵列(dark pixel)和参考像素阵列(referrence pixel)；屏障阵列(barrier pixel)围绕暗像素阵列(dark pixel)、参考像素阵列(referrence pixel)和冗余像素阵列(dummypixel)设置。这里，在像素阵列(pixel array)中，dummy pixel和barrier pixel不会被处理。
本实施例中，所采用的像素阵列的总像素大小为(3684～4512)×(5400～6600)，其中，最小读出行像素为3684(4+80+3600)，表示读出行像素由4行参考像素、80行暗像素和3600行有效像素构成；最大读出行像素为4512(16+96+4400)，表示读出行像素由16行参考像素、96行暗像素和4400行有效像素构成，较佳的为4096(8+88+4000)，表示该读出行像素由8行参考像素、88行暗像素和4000行有效像素构成；最小读出列像素为5400，最大读出列像素为6600，较佳的为6000。有效像素阵列的像素大小为(3600～4400)×(5400～6600)，较佳的为4000×6000；暗像素阵列的像素大小为(80～96)×(3604～6616)，较佳的为88×6008；冗余像素阵列和屏障阵列的像素为22～36行，较佳的为28行；参考像素阵列的像素为4～16行，较佳的为8行。
请参阅表一，为本实施例的像素阵列中的各个像素阵列的尺寸举例说明。表一中，总像素阵列的像素大小为4124×6024的情况下，示出各个像素阵列的大小。
表一
Pixels Size
Active Pixels 4000*6000
Dark Pixels 88*6008
Dummy Pixels and barrier pixels 28rows
Reference Pixels 8rows
Total readout row pixels 4096(8+88+4000)
Total readout column pixels 6000
请再次参阅图2，在像素阵列中中，在行方向，处于refference pixel左右两边的共八行barrier pixel不会被处理，处于dark pixel和activepixel之间的八行barrierpixel和dummy pixel不会被处理。以及最右边的四行dummy pixel和8行barrier pixel不会被处理。在列方向，最上面的四行dummy pixel和八行barrier pixel不会被处理。最下面的四行dummy pixel和八行barrier pixel不会被处理。这里的Reference Pixel位于总像素阵列(Pixel Array)的左侧，一共八十八行，用于测试所有的数模转换电路(ADC)。表一中所示的总像素阵列能够实现的最大图像的像素大小为：4096*6000。还可以根据要求进行行方向选择，即开窗操作。
请再次参阅图1，读出电路从像素阵列中获取图像信号，并将图像信号放大后转换为数字信号，并且输出给通道选择电路；读出电路包括与像素阵列的行一一相对应的读出电路链路；每个读出电路链路由程序全局电路(PGA)和数模转换电路(ADC)组成；程序全局电路(PGA)将图像信号进行放大，数模转换电路(ADC)将放大后的图像信号转换为数字信号。
举例来说，图像传感器的有效像素阵列(active pixel)一共有4000行、6000列。每个奇数列对应一个读出电路链路，该读出电路链路设置在像素阵列的右侧，读取像素阵列第1、3、5、……、5999等列的信号；每个偶数列对应一个读出电路链路，该读出链路设置在像素阵列的左侧，读取像素阵列第2、4、5、……、6000等列的信号。每个读出电路链路由PGA+ADC组成，其中PGA的作用是将图像信号也就是像素阵列输出的光电模拟信号进行放大，放大增益为16倍，ADC的作用是将放大后的光电模拟信号进行模数转换，成为12bit或者10bit的数字信号。这样，由于读出电路链路分为左右两部分，则左侧一共有3000个PGA和3000个ADC，右侧一共有3000个PGA和3000个ADC。左右两部分加起来，传感器一共有6000个PGA和6000个ADC。
通道选择电路，用于将数字信号放大后进行选择性传输；通道选择电路包括数字信号放大电路(digital gain)和列选择电路(column selector)；数字放大电路用于将读出电路输出的数字信号进行放大，列选择电路用于将经数字放大电路放大后的数字信号进行选择性传输。
举例来说，当图像信号被模拟放大且进行模数转换后，每列的数字信号都随时待命，准备传输出来，此时左右两边的读出电路分别有3000个数字信号等待被传输。在传输前，每个数字信号都被Digital Gain进行放大，放大的倍数可以为八倍。
放大后，左右两侧的digital gain分别有3000个已经被放大的数字信号等待被传输。此时，Column Selector(CSEL)将逐个挑选这些数字信号进行传输。其中，每侧的ColumnSelector均分为上下两部分。
以左侧为例，左侧上半部分的Column Selector模块又分为4个子模块CSEL_R_UP1(未示出)、CSEL_R_UP2(未示出)、CSEL_R_UP3(未示出)、CSEL_R_UP4(未示出)，这四个模块相同。CSEL_R_UP1在第1个时间段内将第1列的数据传输给接口电路，这里为高速接口(低压差分信号接口，LVDS dataout)，在第2个时间段内将第3列的数据传输给高速接口(LVDSdataout)，……，在第375个时间段内将第749列的数据传输给高速接口(LVDS dataout)；CSEL_R_UP2在第1个时间段内将第751列的数据传输给高速接口(LVDS dataout)，在第2个时间段内将第753列的数据传输给高速接口(LVDS dataout)，……，在第375个时间段内将第1499列的数据传输给高速接口(LVDS dataout)；CSEL_R_UP3在第1个时间段内将第1451列的数据传输给高速接口(LVDS dataout)，在第2个时间段内将第1453列的数据传输给高速接口(LVDS dataout)，……，在第375个时间段内将第2249列的数据传输给高速接口(LVDS dataout)；CSEL_R_UP4在第1个时间段内将第2251列的数据传输给高速接口(LVDSdataout)，在第2个时间段内将第2253列的数据传输给高速接口(LVDS dataout)，……，在第375个时间段内将第2999列的数据传输给高速接口(LVDS dataout)。
以右侧为例，右侧下半部分的Column Selector模块又分为4个子模块CSEL_R_DOWN1(未示出)、CSEL_R_DOWN2(未示出)、CSEL_R_DOWN3(未示出)、CSEL_R_DOWN4(未示出)，这四个模块相同。CSEL_R_DOWN1在第1个时间段内将第3000+1列的数据传输给高速接口，在第2个时间段内将第3000+3列的数据传输给高速接口，……，在第375个时间段内将第3000+769列的数据传输给高速接口；CSEL_R_DOWN2在第1个时间段内将第3000+751列的数据传输给高速接口，在第2个时间段内将第3000+753列的数据传输给高速接口，……，在第375个时间段内将第3000+1499列的数据传输给高速接口；CSEL_R_DOWN3在第1个时间段内将第3000+1451列的数据传输给高速接口，在第2个时间段内将第3000+1453列的数据传输给高速接口，……，在第375个时间段内将第3000+2249列的数据传输给高速接口；CSEL_R_DOWN4在第1个时间段内将第3000+2251列的数据传输给高速接口，在第2个时间段内将第3000+2253列的数据传输给高速接口，……，在第375个时间段内将第5999列的数据传输给高速接口。
这里的接口电路用于向外界输出数字信号；请继续参阅图1，接口电路包括低压差分信号接口(LVDS dataout)、接口电路控制信号通道(LVDS_CTRL)和接口电路时钟信号通道(LVDS_CLK)；低压差分信号接口用于输出数字数据，接口电路控制通道控制低压差分信号接口的设置、帧频信息，接口电路时钟信号通道向接口电路控制通道提供时钟信息。
举例来说，如图1所示，低压差分信号接口(LVDS dataout)由左右两部分组成，每部分又由上下两部分组成，左侧上部分为4通道LVDS数据接口，下部分为4通道LVDS数据接口，右侧上部分为4通道LVDS数据接口，下部分为4通道LVDS数据接口。
右侧上部分的4个通道为LVDS_R_UP1、LVDS_R_UP2、LVDS_R_UP3、LVDS_R_UP4。其中，LVDS_R_UP1对应CSEL_R_UP1推出的数据，LVDS_R_UP2对应CSEL_R_UP2推出的数据，……，LVDS_R_UP4对应CSEL_R_UP4推出的数据。
右侧下部分的4个通道为LVDS_R_DOWN1、LVDS_R_DOWN2、LVDS_R_DOWN 3、LVDS_R_DOWN 4。其中，LVDS_R_DOWN1对应CSEL_R_DOWN1推出的数据，LVDS_R_DOWN2对应CSEL_R_DOWN2推出的数据，LVDS_R_DOWN3对应CSEL_R_DOWN3推出的数据，LVDS_R_DOWN4对应CSEL_R_DOWN4推出的数据。
LVDS_CTRL模块是控制信号通路，包含差分信号接口电路的设置、帧头、帧尾等信息；左侧模块为LVDS_CTRL_L，包含偶数列的设置、帧头、帧尾等信息，右侧模块为LVDS_CTRL_R，包含奇数设置、帧头、帧尾等信息。
LVDS_CLK模块是时钟信号通道，包括整个系统的时钟信息。左侧模块为LVDS_CLK_L，包含左侧的时钟信息，右侧模块为LVDS_CLK_R，包含右侧的时钟信息。
控制电路与读出电路、通道选择电路、接口电路相电连，用于控制各个电路的传输和工作时序；控制电路由行解码电路(row decoder)和数字信号控制电路(digital)组成；行解码电路控制读出电路、通道选择电路和接口电路的行方向的传输，数字信号控制电路用于控制读出电路、通道选择电路和接口电路的时序、曝光时间、读出方式、读出模式。
举例来说，ROW Decoder主要控制读出电路、通道选择电路和接口电路的行方向传输，即在第1个时间段内，将第1行的奇数列像素的图像信号传递给右侧的PGA、第1行的偶数列像素的图像信号传递给左侧的PGA，此时，第1行第1、3、5、……、5999列的像素的图像信号、第1行第2、4、6、……、6000列的像素的图像信号分别同时传递给右侧和左侧的各3000个PGA；在第2个时间段内，将第2行的奇数列像素的图像信号传递给右侧的PGA、第2行的偶数列像素的图像信号传递给左侧的PGA，此时，第2行第1、3、5、……、5999列的像素的图像信号、第2行第2、4、6、……、6000列的像素的图像信号分别同时传递给右侧和左侧的各3000个PGA；以此类推。
数字信号控制电路主要负载整个系统的时序控制和功能控制。时序控制包括：像素时序控制，上电顺序，PGA时序控制，ADC时序控制，Digital Gain时序控制，CSEL时序控制，LVDS时序控制。功能控制包括曝光时间，隔行读出，跳行读出，高动态范围模式等。
如图1所示，辅助电路分别设置于像素阵列的上方和下方，用于为整个电路提供参考基准和复位电压。辅助电路包括：基准时钟电路、基准电压电路、基准脉冲电路、上电复位电路。其中，控制电路两侧分别设置一个基准时钟电路；在控制电路两侧的基准时钟电路分别连接一个基准电压电路；在像素阵列两侧的读出电路上方分别设置一个基准脉冲电路，基准脉冲电路与其下方相对应的读出电路相电连。
具体的，基准时钟电路用于为整个系统提供时钟信号，基准电压电路用于为整个系统提供基准电压，基准脉冲电路用于为真个系统提供基准脉冲信号，上电复位电路用于整个系统在上电后例如1.2V或电源存在跳变例如1.2V的电源跳变时，对数字信号控制电路进行复位，整个系统的上电复位电路为一个。这里，基准时钟电路由锁相环模块(PLL)组成，基准电压电路由带隙式基准电压模块(band gap，BG)组成，基准脉冲电路由斜坡发生电路(RAMP)和逻辑驱动电路(anologdriver)组成；斜坡发生电路用于产生基准脉冲波形，供比较实用；逻辑驱动电路为基准脉冲电路提供足够的驱动力，例如可以驱动6000个ADC。
电源输入输出接口(IO)分别设置于像素阵列的上方和下方，用于各个电路输入或输出电源信号；如图1所示，电源输入输出接口包括：电源正极接口(VDDC)、电源接地接口(VSSC)、电源开关(power_IO)、整个系统的控制电源接口(chip_ctrl_IO)、测试接口(testIO)、串行外接接口(SPI)以及各个电路的电源正极接口和接地接口，包括：数模转换电路的电源正极接口ADC_AVDD，数模转换电路的电源接地接口ADC_AVSS，低压差分信号电源接口(LV)，一帧结束的指示信号端(FV)，1.2V高电平正极接口VDDH，1.2V高电平接地接口VSSH，程序全局电路的电源接地接口PGA_AVSS，程序全局电路的电源正极接口PGA_AVDD，像素阵列的电源正极接口PIXEL_VDD，像素阵列的电源接地接口PIXEL_VSS，行解码电路的电源接地接口RDC_VSS，行解码电路的电源正极接口RDC_VDD。
请参阅图3，本实施例的全画幅图像传感器系统的各个电路工作时序如下：在t1时间内，PGA处理第一行数据，然后传输给ADC，在t2时间内，ADC处理第一行数据然后传输给CSEL，同时PGA处理第二行数据然后传输给ADC，在t3时间内，CSEL传输第一行数据至LVDS，同时，ADC处理第二行数据然后传输给CSEL，在t4时间内，LVDS传输第一行数据到外界，同时，CSEL传输第二行数据至LVDS，在t5时间内，LVDS传输第二行数据到外界，依此类推，完成整个像素阵列中所有数据的传输。
虽然本发明已以较佳实施例揭示如上，然实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书为准。

Claims (10)

1.一种全画幅图像传感器系统，其特征在于，包括：像素阵列、读出电路、通道选择电路、接口电路、控制电路、电源输入输出接口以及辅助电路；其中，
以所述像素阵列为中心，在所述像素阵列两侧分别对称设置有读出电路、通道选择电路、接口电路；成对的读出电路分别从像素阵列两侧与像素阵列相电连；在像素阵列的同一侧的通道选择电路与读出电路相电连；在像素阵列的同一侧的接口电路与通道选择电路相电连；
像素阵列，用于探测图像，并将得到的图像信号输出给读出电路；
读出电路，用于从像素阵列中获取图像信号，并将图像信号放大后转换为数字信号，并且输出给通道选择电路；
通道选择电路，用于将数字信号放大后进行选择性传输；
接口电路，用于向外界输出数字信号；
控制电路与读出电路、通道选择电路、接口电路相电连，用于控制各个电路的传输和工作时序；
电源输入输出接口分别设置于像素阵列的上方和下方，用于各个电路输入或输出电源信号；
辅助电路分别设置于像素阵列的上方和下方，用于为整个电路提供参考基准和复位电压。
2.根据权利要求1所述的全画幅图像传感器系统，其特征在于，像素阵列两侧的读出电路分为上层读出电路和下层读出电路、通道选择电路分为上层通道选择电路和下层通道选择电路、接口电路分为上层接口电路和下层接口电路，读出电路的一侧的上部分与像素阵列的上层区域相电连，读出电路的另一侧的上部分与上层通道选择电路的一侧相电连，上层通道选择电路的另一侧与上层接口电路相电连；读出电路的一侧的下部分与像素阵列的下层区域相电连，读出电路的另一侧的下部分与下层通道选择电路的一侧相电连，下层通道选择电路的另一侧与下层接口电路相电连。
3.根据权利要求1或2所述的全画幅图像传感器系统，其特征在于，所述像素阵列包括用于获取图像探测信号的有效像素阵列、用于提供无光下的基准信号的暗像素阵列、用于保护有效像素阵列的冗余像素阵列、用于提供参考信号的参考像素阵列、以及用于隔离各个像素阵列的屏障阵列；其中，将有效像素阵列的图像探测信号分别减去暗像素阵列的基准信号和参考像素阵列的参考信号后，得到最终的用于输出到读出电路的图像信号；所述冗余像素阵列围绕所述有效像素阵列排布，在所述有效像素阵列的同一侧向外依次设置有所述暗像素阵列和所述参考像素阵列；所述屏障阵列围绕所述暗像素阵列、所述参考像素阵列和所述冗余像素阵列设置。
4.根据权利要求3所述的全画幅图像传感器系统，其特征在于，所述像素阵列的总像素大小为(3684～4512)×(5400～6600)，所述有效像素阵列的像素大小为(3600～4400)×(5400～6600)，所述暗像素阵列的像素大小为(80～96)×(3604～6616)，所述冗余像素阵列和所述屏障阵列的像素为22～36行，所述参考像素阵列的像素为4～16行。
5.根据权利要求1所述的全画幅图像传感器系统，其特征在于，所述读出电路包括与像素阵列的行一一相对应的读出电路链路；每个读出电路链路由程序全局电路(PGA)和数模转换电路(ADC)组成；程序全局电路(PGA)将图像信号进行放大，数模转换电路(ADC)将放大后的图像信号转换为数字信号。
6.根据权利要求1所述的全画幅图像传感器系统，其特征在于，所述通道选择电路包括数字信号放大电路(digital gain)和列选择电路(column selector)；数字放大电路用于将读出电路输出的数字信号进行放大，列选择电路用于将经数字放大电路放大后的数字信号进行选择性传输。
7.根据权利要求1所述的全画幅图像传感器系统，其特征在于，所述接口电路包括低电压差分信号接口(LVDS)、接口电路控制信号通道和接口电路时钟信号通道；低电压差分信号接口用于输出数字数据，接口电路控制通道控制低电压差分信号接口的设置、帧频信息，接口电路时钟信号通道向接口电路控制通道提供时钟信息。
8.根据权利要求1所述的全画幅图像传感器系统，其特征在于，所述控制电路由行解码电路(row decoder)和数字信号控制电路(digital)组成；行解码电路控制读出电路、通道选择电路和接口电路的行方向的传输，数字信号控制电路用于控制读出电路、通道选择电路和接口电路的时序、曝光时间、读出方式、读出模式。
9.根据权利要求1所述的全画幅图像传感器系统，其特征在于，所述辅助电路包括：基准时钟电路、基准电压电路、基准脉冲电路、上电复位电路；其中，控制电路两侧分别设置一个基准时钟电路；在控制电路两侧的基准时钟电路分别连接一个基准电压电路；在像素阵列两侧的读出电路上方分别设置一个基准脉冲电路，基准脉冲电路与其下方相对应的读出电路相电连；上电复位电路为一个；
基准时钟电路用于为整个系统提供时钟信号，基准电压电路用于为整个系统提供基准电压，基准脉冲电路用于为整个系统提供基准脉冲信号，上电复位电路用于整个系统在上电后或电源存在跳变时，对数字信号控制电路进行复位；所述基准时钟电路由锁相环模块组成，所述基准电压电路由带隙式基准电压模块组成，所述基准脉冲电路由斜坡发生电路和逻辑驱动电路组成；斜坡发生电路用于产生基准脉冲波形，逻辑驱动电路为基准脉冲电路提供驱动力。
10.根据权利要求1所述的全画幅图像传感器系统，其特征在于，所述电源输入输出接口包括：电源正极接口、电源接地接口、电源开关、整个系统的控制电源接口、测试接口、以及各个电路的电源正极接口和接地接口。
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