CN106663593B - 集成电路单元中的纳米线或2d材料带互连件 - Google Patents

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Abstract

集成电路设计工具包括单元库。单元库包括用于多个单元的实体，单元库中的实体包括计算机可执行语言的特定单元的规格。单元库中的至少一个实体可以包括具有多个晶体管的存储单元的物理结构和定时参数的规范，多个晶体管中的至少一些晶体管具有包括一个或多个纳米线或2D材料带的相应集合的沟道，并且其中多个晶体管中的一个晶体管的沟道具有的纳米线或2D材料带的数量不同于多个晶体管中的另一晶体管的沟道具有的纳米线或2D材料带的数量。描述了包括存储单元的集成电路。

Description

集成电路单元中的纳米线或2D材料带互连件
技术领域
本发明涉及集成电路器件、用于集成电路器件的单元库、单元架构和电子设计自动化工具。
背景技术
在集成电路的设计中，通常使用标准的单元库。设计由单元库中的实体指定的单元的处理可以是密集的，通过调整单元的部件的材料、几何形状和大小来实现变量(诸如单元的大小、单元的驱动功率、单元的速度等)之间的折中。设计单元库中指定的单元的过程通常是劳动密集型处理，要求高技能的设计者手动设计并精炼单元的设计。
finFET的开发为设计者提供了一些传统的灵活性，它们可应用于特定单元的变形的有效设计。因此，一些功能库基于finFET。可以在具有栅格结构的块结构中实施finFET，其中，鳍在衬底上的第一方向上并行布置(其具有窄间隙)，并且栅极在与鳍相交的垂直方向上布置。使用互补n沟道和p沟道晶体管的集合来形成各个单元，它们的源极、漏极和沟道位于鳍中。可以通过增加或减少用于给定晶体管的并行用作沟道结构的相同鳍的数量来调整利用finFET的单元中的各个晶体管的驱动功率和其他特性。这在单元库的开发中提供了设计的一些粒度。然而，许多电路参数可以得益于电路结构的更精细调整。为了细调finFET型电路，可以要求鳍或其他结构的复杂的再配置。
以下文献描述了纳米线和2D材料场的开发，并且它们所有信息结合于此作为参考：
·Van der Waals Heterostructures,A.K.Geim等人，2013年7月25日，|VOL 499|NATURE|419-425；
·Vertically Integrated Nanowire Field Effect Transistors,JoshGoldberge等人，加州大学伯克利分校化学系和劳伦斯伯克利国家实验室材料科学部门；
·Silicon Vertically Integrated Nanowire Field Effect Transistors，Josh Goldberger等人，纳米快报，2006 Vol.6,No.5 973-977；
·Controlled Growth of Si Nanowire Arrays for Device Integration，Allon I.Hochbaum等人，纳米快报，2005 Vol.5,No.3 457-460；
·Modeling of Stress-retarded Orientation-dependent Oxidation:ShapeEngineering of Silicon Nanowire Channels,F.-J ma等人，97-4244-5640-6/09
Figure BDA0001226947540000021
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·Energy Efficiency Comparison of Nanowire Heterojunction TFET and SiMOSFET at Lg＝13nm,Including P-TFET and Variation Considerations,Uygar E.Avci等人，978-1-4799-2306-9/13
Figure BDA0001226947540000022
IEEE,IEDM13-830-833,33.4.1-33.3.4；
·美国专利申请公开第2014/0015135号，2014年1月16日公开，标题为Self-Aligned Via Interconnect Using Relaxed Patterning Exposure，Michael L.Rieger等人；
·Novel integration process and performances analysis of Low STandbyPower(LSTP)3D Multi-Channel CMOSFET(MCFET)on SOI with Metal/High-K Gatestack,E.Bernard等人，978-1-4244-1805-3/08
Figure BDA0001226947540000023
16-17。
期望提供一种适合用于单元库的单元的实施的单元设计架构，可以提供用于电路参数的更精细变化同时减少了所要求的设计时间和设计工作。
发明内容
描述了用于设计基于纳米线或2D材料带的电路的方法、所得到的单元架构以及利用该单元架构的集成电极设计工具。计算机可读描述语言的特定单元的规范可以包括利用纳米线或2D材料带实施的晶体管和互连件。因此，计算机实施的单元可以包括一种电路(其包括第一晶体管和第二晶体管)的规范。第一晶体管可以包括并行布置以形成沟道结构的第一集合的纳米线或2D材料带以及横跨第一集合的纳米线或2D材料带设置的栅极导体。第二晶体管可以包括并行布置以形成沟道结构的第二集合的纳米线或2D材料带以及横跨第一集合的纳米线或2D材料带设置的栅极导体。第一集合中的纳米线或2D材料带的数量可以不同于第二集合中的纳米线或2D材料带的数量，使得各个晶体管的驱动功率以及其他电路性能特性可以利用更精细的粒度来设置。
此外，纳米线或2D材料带的结构可以布置在堆叠件和层中。用于实施给定晶体管的并行纳米线或并行2D材料带的堆叠件的数量和层的数量可以根据特定需求来进行调整。
利用该粒度来描述单元库，其可以包括实施通用电路(诸如反相器、NAND门或其他通用逻辑单元)的单元的集合。实施通用电路的单元的并行纳米线的数量可以不同于在通用单元中的特定晶体管的实施中使用的并行纳米线的数量。此外，单元集合中的单元的平行纳米线的数量可以不同于在通用电路中的特定互连件的实施中使用的并行纳米线的数量。并行纳米线的数量的这些变化可以提供晶体管的驱动功率或其他特性的更精细梯度，并且相应地提供用于单元的不同性能特性。
适于处理电路设计的计算机实施表示的计算机系统包括处理器和耦合至处理器的存储器，存储器存储可由处理器执行的指令，包括从单元库中选择单元的指令。单元库包括用于多个单元的实体，单元库中的实体包括计算机可执行语言的特定单元的规范。单元库中的至少一个实体可以包括电路(包括第一晶体管、第二晶体管以及将第一晶体管的端子连接至第二晶体管的端子的互连件)的物理结构和定时参数的规范，该互连件包括并行布置的一个或多个纳米线或2D材料带。
单元库中的实体被描述为包括多个晶体管的物理结构和定时参数的规范，多个晶体管中的至少一些晶体管具有包括一个或多个纳米线或2D材料带的相应集合的沟道，并且其中多个晶体管中的一个晶体管的沟道具有与多个晶体管中的另一晶体管的沟道不同的纳米线或2D材料带的数量。
单元库中的实体被描述为包括：电路单元(诸如限定存储阵列的宏单元中的单位单元)的阵列的物理结构和定时参数的规范，电路单元包括一个或多个晶体管和单元互连端子；以及导体，被配置为连接阵列中的多个电路单元的互连端子，导体包括并行布置的一个或多个纳米线或2D材料带。
单元库中的实体被描述为包括含有多个晶体管和互连件的单元的规范；其中多个晶体管中的晶体管具有包括并行布置的一个或多个纳米线或2D材料带的沟道，并且互连件包括并行布置且连接至多个晶体管中的多于一个的晶体管的端子的一个或多个纳米线或2D材料带。
描述了一种设计方法，其包括将具有特定晶体管(其具有包括并行布置的多个鳍的沟道)的finFET电路转换为包括纳米线或2D材料带的转换电路，转换电路替代特定晶体管，其中转换晶体管具有包括并行布置的纳米线或2D材料带的多个堆叠件的沟道。
计算机程序产品被描述为包括存储器，存储器上存储有指定电路的物理实施的结构特征的计算机可读参数、可由运行替换处理的计算机执行的规范以控制用其他电路或用于包括本文描述的纳米线或2D材料带的电路的部件物理替换电路。
集成电路被描述为可以包括含本文描述的纳米线或2D材料带的电路。
本发明的技术的其他方面和优势可以在参照下文的附图、说明书和权利要求之后而获知。
附图说明
图1A和图1B示出了互补finFET块，其中finFET晶体管可以被布置为实施单元。
图2A和图2B示出了互连纳米线块，其中纳米线的堆叠件可以并行连接。
图3A和图3B示出了互补纳米线块，其中纳米线的堆叠件可以具有不同的高度。
图4A和图4B示出了互补纳米线块，其中纳米线的堆叠件可以具有不同的宽度。
图5A和图5B示出了互补纳米线块，其中堆叠件中的纳米线可以具有不同的宽度。
图6A示出了对应于不同技术节点的finFET结构的截面。
图6B示出了纳米线的堆叠件的截面。
图7示出了二维(2D)材料的沟道的堆叠件的截面。
图8示出了金属层中用作局部互连件的图案化导体。
图9示出了包括用作局部互连件的纳米线的图案化导体。
图10A和图10B示出了用于两输入NAND门的示意性符号和晶体管级示意图。
图11是示出利用纳米线和使用垂直纳米线的纳米线互连件实施的两输入NAND门的顶视图的简化布局图。
图11A是可应用于图11至图14的图解。
图12是示出图11中的两输入NAND门的沿着X-X’截取的截面图的布局图。
图13是示出图11中的两输入NAND门的沿着Y-Y’截取的截面图的布局图。
图14是示出图11中的两输入NAND门的沿着Z-Z’截取的截面图的布局图。
图15是示出利用水平和垂直纳米线实施的两输入NAND门的顶视图的简化布局图。
图15A是可应用于图15至图18的图解。
图16是示出图15中的两输入NAND门的沿着X-X’截取的截面图的布局图。
图17是示出图15中的两输入NAND门的沿着Y-Y’截取的截面图的布局图。
图18是示出图15中的两输入NAND门的沿着Z-Z’截取的截面图的布局图。
图19示出了用于SRAM单元的晶体管级示意图。
图20是示出将鳍用作晶体管的沟道结构的四个SRAM单元的顶视图的简化布局图。
图20A是可应用于图20、图21和图21A的图解。
图21是图20所示四个SRAM单元中的一个的放大图。
图21A是示出具有γ＝2且α＝2的SRAM单元的顶视图的简化布局图。
图22是示出将纳米线用作晶体管的沟道结构的四个SRAM单元的顶视图的简化布局图。
图22A是可应用于图22和图23的图解。
图23是图22所示四个SRAM单元中的一个的放大图。
图24示出了具有不同示例性数量的纳米线的纳米线集合。
图25是示出利用包括配置为位线的多个纳米线的导体的四个SRAM单元的顶视图的简化布局图。
图25A是可应用于图25、图26和图27的图解。
图26是示出利用包括配置为位线的多个纳米线的导体的十六个SRAM单元的顶视图的简化布局图。
图27是示出利用包括配置为字线的多个纳米线的导体的十六个SRAM单元的顶视图的简化布局图。
图28是示出利用垂直场效应晶体管(VFET)的SRAM单元的顶视图的简化布局图。
图28A是可应用于图28的图解。
图29是示出利用包括配置为位线的多个掺杂水平纳米线的导体的两个SRAM单元的顶视图的简化布局图。
图29A是可应用于图29A的图解。
图30示出了示例性集成电路设计流程的简化表示。
图31A、图31B和图31C是适合于技术的实施例以及技术的电路设计和电路实施例的计算机系统的简化框图。
图32是用于设计单元库的纳米线单元的处理的简化流程图。
图33是用于代表性设计自动化处理的流程图，其可实施为由如图31A-图31C表示的系统执行的逻辑。
具体实施方式
参考附图提供本发明的实施例的详细描述。以下描述通常参考具体的结构实施例和方法。应理解，不用于将本发明限于具体公开的实施例和方法，而是可以使用其他特征、元件、方法和实施例来实践本发明。描述优选实施例是为了示出本发明而不是为了限制由权利要求限定的范围。本领域技术人员将意识到关于以下描述的各种等效变形。各个实施例中的类似元件通常用相同的参考标号来表示。
图1A和图1B示出了互补finFET块，其中finFET晶体管可以布置为实施单元。单元可以在柔性finFET单元库中。图1A示出了X-Y平面中的finFET结构的顶视图。图1B示出了在Z-X平面中沿着A-A’截取的图1A所示结构的截面图，其中Z在垂直于X-Y平面的方向上。
图1A示出了finFET块的图案，其适合于使用互补p沟道和n沟道晶体管(已知为CMOS晶体管)来实施单元。图案包括PMOS块130和NMOS块120。PMOS块和NMOS块可以通过隔离结构(未示出)相互分离。PMOS块130包括分配用于鳍的集合(包括鳍131-133)的区域。用于在任何给定PMOS块中分配的区域的鳍集合中的鳍的数量可以根据特定实施方式的需求而变化。鳍可以在绝缘层上实施，或者从下方的半导体衬底突出。
NMOS块120包括鳍的集合(包括鳍121和122)，该集合的成员在半导体衬底上并行布置。鳍的上部(例如，121a)可以被栅极导体(例如，图1B，150)环绕并且承载电流。用于任何给定NMOS块中分配的区域的鳍的集合中鳍的数量可以根据特定实施方式的要求而变化。与PMOS块一样，NMOS块中的鳍可以在绝缘层上实施，或者从下方的半导体衬底突出。
图案化栅极导体层上覆鳍，并且包括与多个finFET块中的鳍正交的栅极导体(例如，150)。尽管仅示出了一个栅极导体，但可以根据特定实施方式来选择栅极导体的数量。PMOS块130包括栅极导体，包括栅极导体150，它们是图案化栅极导体层的元件，并且设置在NMOS块120和PMOS块130中的鳍集合上方并且与NMOS块120和PMOS块130中的鳍集合正交。在可选实施例中，栅极导体150可以使用每个块中的独立栅极导体来实施，它们可以使用上覆层中的图案化金属层来连接。
在一个实施例中，图案化导体层(例如，金属-0)可以利用包括栅极导体(例如，150)的图案化栅极导体层来布置。金属-0导体可以是用于将所选鳍连接至供电轨140和接地轨110的供电导体。在可选结构中，VDD和GND供电导体可以使用较高层(例如，金属-1或金属-2)导体来实施，并且也可以连接至供电轨140和接地轨110。
如本文所使用的，供电导体或供电轨是主要用于将电源电压(通常称为VDD或GND)传输至电路的元件的图案化导体层中的导体。用于给定块的VDD电压和GND电压可以与用于另一块或用于同一集成电路上的其他电路的VDD电压和GND电压相同或不同。
图1A示出了并行布置的多个鳍(例如，121、122、131、132和133)、供电轨(例如，140)和接地轨(例如，110)以及被布置为与鳍正交且上覆鳍的栅极导体(例如，150)。如图1A所示，在栅极导体(例如，150)的任一侧上，源极和漏极区域(例如，S/D、D/S)在鳍中实施。所得到的finFET晶体管具有在鳍中位于源极和漏极区域之间的沟道区域以及上覆鳍的栅极。finFET晶体管可以是NMOS块120中的n沟道晶体管或者PMOS块130中的p沟道晶体管。
图1B以截面形式示出了并行布置在半导体衬底170上的多个鳍(例如，121、122、131、132和133)，使得它们进出图1B中的纸张延伸。各个鳍通过浅沟槽隔离(STI)结构(例如，161-166)分离。例如，可使用金属或多晶硅实施的栅极导体(例如，150)横跨鳍延伸。
与相同栅极导体(例如，150)交叉的两个或更多个鳍可以通过连接相应的源极和连接相应的漏极来并联连接，从而得到具有增加的晶体管强度的等效晶体管。例如，两个单独的n沟道鳍121和122可以并联连接，得到等效n沟道finFET晶体管，其具有的晶体管强度大约为两个对应的单鳍n沟道finFET晶体管中的每一个的晶体管强度的两倍。类似地，三个单独的p沟道鳍131、132和133可以并联连接，得到等效p沟道finFET晶体管，其具有的晶体管强度大约为三个对应的单鳍p沟道finFET晶体管中的每一个的晶体管强度的三倍。然而，finFET晶体管中的晶体管强度的梯度通过各个鳍的结构来限制。
图2A和图2B示出了互补纳米线块，其中，纳米线可以并行连接以形成晶体管。图2A示出了包括X-Y平面中的纳米线的堆叠件的结构的顶视图。图2B示出了Z-X平面中沿着B-B’截取的图2A所示结构的截面图，其中Z是垂直于X-Y平面的方向。在所示示例中，被配置用于n沟道操作的纳米线的两个堆叠件可以替代对应的n沟道鳍，并且被配置用于p沟道操作的纳米线的三个堆叠件可以替代图1A的结构的对应n沟道鳍。
本文使用的术语“纳米线”是材料(例如，硅)的长度，其具有小于10nm的最小截面尺寸，并且通过绝缘材料(可以为空气)防护。如本文所使用的，术语“纳米线”本身不暗示任何特定的掺杂轮廓。因此，如本文所使用的，“纳米线”是包含具有导电性的纵向片段或多个片段的纳米线，并且如果适合于特定材料的纳米线、掺杂浓度，适合于作为晶体管的沟道、晶体管的源极、晶体管的漏极或互连件的操作。
本文使用的“2D材料带”是包括纤维或带的一定长度的材料，其主要由掺杂或非掺杂“2D材料”(诸如石墨烯、磷化氢(PH3)或MoS2(二硫化钼))的一层或多层组成。2D材料可以认为是趋于在如石墨烯的平面之间形成与相对较弱的键(诸如范得瓦尔斯键)共面的强键(诸如共价键)的材料。例如，2D材料的带可以以带状形式(单层或多层)的形式、纳米管的形式或波形的形式来布置。
本文使用的术语“纳米线或2D材料带互连件”是纳米线或2D材料带的片段或者纳米线或2D材料带的集合，它们从一个平面外匝(out-of-plane turn)朝向另一个平面外延伸。
本文使用的术语“纳米线或2D材料带互连件”可以相对于衬底的表面水平或垂直地定向。对于水平纳米线或2D材料带，平面外匝可以是从一个材料到另一个材料或者相同材料中的水平-垂直匝，诸如通向水平纳米线或2D材料带的过孔连接处的匝。对于垂直纳米线或2D材料带，平面外匝可以是垂直-水平匝，诸如从垂直纳米线到层上或层下的水平导体的连接。注意，匝的远侧上的导体可以是金属接触件，在这种情况下，匝发生在“接触件”处。可替换地，其可以是更多纳米线或2D材料带，在这种情况下，“匝”不需要组成实际的“接触件”。
如本文所使用的，“纳米线晶体管”包括位于并联连接的纳米线的集合(其不可能是空集合，并且可以具有单个组件)上方的栅极导体以及位于集合中的纳米线上和栅极导体任一侧上的两个电流路径端子。两个电流路径端子被称为源极端或漏极端，或者更一般地称为源极/漏极端子。如本文所使用的，纳米线晶体管中使用的纳米线中的电流路径位于两个电流路径端子之间，通过沟道，并且通过在栅极导体与纳米线的源极端之间施加电压时产生的电场来控制。漏极-源极电流可以流过电流路径。“2D材料带晶体管”可以相同方式限定，替代2D材料带的定义中的纳米线。
图2A示出了纳米线块的图案，其适合于实施使用PMOS晶体管和NMOS晶体管(已知为CMOS晶体管)的单元的实施。图案包括PMOS块230和NMOS块220。PMOS块和NMOS块可以通过隔离结构(未示出)相互分离。PMOS块230包括为纳米线的堆叠件的集合(包括堆叠件231-233)分配的区域。集合包括纳米线的至少一个堆叠件。用于在任何给定PMOS块中分配的区域的集合中的纳米线的堆叠件的数据可以根据具体实施方式的需求而改变。PMOS块中的纳米线可以在绝缘层上实施。
NMOS块220包括纳米线的堆叠件的集合(包括堆叠件221和222)，其组件并行布置在半导体衬底上。在任何给定NMOS块中分配的区域的纳米线的堆叠件的集合中的纳米线的堆叠件的数量可以根据具体实施方式的需求而改变。与PMOS块一样，NMOS块中纳米线的堆叠件可以在绝缘层上实施。
图案化栅极导体层上覆纳米线的堆叠件，并且包括位于纳米线块中的纳米线的堆叠件上方并且与纳米线块中的纳米线的堆叠件正交的栅极导体(例如，250)。
在一个实施例中，图案化导体层(例如，金属-0)可以布置有包括栅极导体(例如，250)的图案化栅极导体层。金属-0导体可以是用于将纳米线的所选堆叠件连接至供电轨240和接地轨210的供电导体。在可选结构中，VDD和GND供电导体可以使用较高层(例如，金属-1或金属-2)导体来实施，并且也可以连接至供电轨240和接地轨210。
本文使用的供电导体或供电轨是图案化导体层中主要用于将电源电压(通常称为VDD或GND)传送至电路的元件(包括本文描述的纳米线的堆叠件)的导体。用于给定块的VDD电压和GND电压可以与用于另一块或者用于同一集成电路的其他电路的VDD电压和GND电压相同或不同。
图2A示出了并行布置的纳米线的堆叠件(例如，221、222、231、132和233)、供电轨(例如，240)和接地轨(例如，210)以及被布置为与纳米线的堆叠件正交并上覆纳米线的堆叠件的栅极导体(例如，250)。如图2A所示，在栅极导体(例如，250)的任一侧上，在纳米线的堆叠件(例如，231)中实施源极和漏极区域(例如，S/D、D/S)。所得到的纳米线具有位于纳米线中的源极和漏极区域之间的沟道区域以及上覆纳米线的栅极。纳米线可配置用于实施NMOS块220中的n沟道晶体管的实施。纳米线可配置用于PMOS块230中的p沟道晶体管的实施。沟道区域的长度(例如，图2A中的L)对应于栅极导体(例如，250)的宽度。纳米线的最小截面尺寸(例如，图2B中的D)可以小于或等于纳米线的纵向尺寸中的沟道区域的长度。
图2B示出了并行布置在半导体衬底270上的纳米线的堆叠件(例如，221、222、231、232和233)，使得它们进出图2B中的纸面延伸。纳米线的堆叠件可以通过绝缘层260(其例如可以由氧化物材料制成)与半导体衬底270分离。例如，可以使用金属或多晶硅实施的栅极导体(例如，250)横跨纳米线的堆叠件延伸。
在一个实施例中，通过相同栅极导体控制的纳米线的堆叠件中的两个或更多个对应纳米线的电流路径可以通过连接对应纳米线的相应源极端和相应漏极端而并联连接，从而得到具有增加的晶体管强度的纳米线晶体管。例如，堆叠件221中的六个对应NMOS纳米线的电流路径可以并联连接，使得NMOS纳米线晶体管的晶体管强度大约为包括单个纳米线的晶体管的晶体管强度的六倍。类似地，堆叠件231中的六个对应PMOS纳米线的电流路径可以并联连接，使得PMOS纳米线晶体管的晶体管强度大约为包括单个p型纳米线的晶体管的晶体管强度的六倍。
通过相同栅极导体控制的纳米线的两个或更多个堆叠件中的纳米线的电流路径可以并联连接，从而得到具有增加的晶体管强度的晶体管，其对应于两个或更多个堆叠件中的对应纳米线的晶体管强度。例如，堆叠件221中的六个对应NMOS纳米线的电流路径和堆叠件222中的六个对应NMOS纳米线的电流路径可以并联连接，从而得到包括十二个纳米线的集合的NMOS纳米线晶体管。类似地，堆叠件231、232和233的每一个中的六个对应PMOS纳米线的电流路径可以并联连接，得到包括十八个纳米线的集合的PMOS纳米线晶体管。
例如，反相器或者几乎任何CMOS电路的部分可以配置有图2A所示的两个纳米线晶体管。特别地，相对于衬底表面水平设置的PMOS块230中的纳米线的第一集合可以并联连接在第一端子291与第二端子292之间，其中，第一端子在该示例中连接至供电(VDD)轨240或者连接至其他电路类型的其他节点。相对于衬底表面水平设置的NMOS块220中的纳米线的第二集合并联连接在第二端子292和第三端子293之间，其中，第三端子在该示例中连接至接地(VSS)轨210或者用于其他电路类型的其他节点。栅极导体250与第一和第二端子之间的第一集合中的纳米线交叉，并且与第二和第三端子之间的第二集合中的纳米线交叉。输入信号可以施加于栅极导体250，并且输出可以连接至第二端子(292)。纳米线的第一集合包括第一数量的纳米线，纳米线的第二集合包括第二数量的纳米线，并且第二数量可以不同于第一数量。第一数量的纳米线和第二数量的纳米线可以根据设计规范进行选择。
通过选择纳米线的一个或多个堆叠件中的纳米线的数量以并联连接，可以提供晶体管强度选择中的不可用于结合图1描述的finFET晶体管的更精细梯度。这种更精细的梯度改善了不同电路类型所要求的NMOS和PMOS晶体管的平衡。
一般地，本文讨论的纳米线电路结构的可选实施方式，更具体为图2A和图2B所示的结构可使用2D材料带来代替纳米线。
图3A和图3B示出了互补纳米线块，其中，纳米线的堆叠件可以具有不同数量的层，每一层都对应于单个纳米线，其中，层的数量可以称为堆叠件的高度。因此，纳米线结构可以在所选数量的堆叠件中配置，其中，堆叠件具有所选数量的层。图3A示出了包括X-Y平面中的纳米线的堆叠件的布局。图3B示出了Z-X平面中沿着C-C’截取的图3A所示结构的截面，其中，Z是垂直于X-Y平面的方向。图3A和图3B中与图2A和图2B相似的元件通常用相似的参考标号表示。如图3B中的Z方向所示，纳米线的堆叠件的高度称为堆叠件中纳米线的数量。
图3A示出了纳米线块的图案，其适合于实施单元中的互补NMOS和PMOS晶体管。图案包括PMOS块230和NMOS块320，每一个都具有纳米线的三个堆叠件，但是每个堆叠件具有不同数量的纳米线。PMOS块和NMOS块可以通过隔离结构(未示出)相互分离。结合图2A和图2B以相同的参考标号描述PMOS块230。
NMOS 320包括水平纳米线的堆叠件的集合(包括堆叠件321、322和323)，其组件并行布置在半导体衬底上。用于在任何给定NMOS块中分配的区域的纳米线的堆叠件的集合中的纳米线的堆叠件的数量可以根据具体实施方式的需求而改变。这种需求可以包括将在单元库中满足的晶体管强度要求的范围或者特定设计的特定制造约束。
图3B示出了NMOS块320的纳米线的堆叠件(例如，321、322、323)并行布置在半导体衬底270上，使得它们进出图3B中的纸延伸。例如，NMOS块320中纳米线的三个堆叠件的每一个都具有四个纳米线的高度。相比较，图2B所示NMOS块220中的纳米线的两个堆叠件的每一个都具有六个纳米线的高度。相应地，用于包括图3B的NMOS块320中的四个纳米线的三个堆叠件的晶体管的晶体管强度可以额定地与用于包括图2B的NMOS块220所示的六个纳米线的两个堆叠件的晶体管的晶体管强度相同。
通过改变纳米线的堆叠件的数量和堆叠件的高度，可以实现针对不同电路类型所要求的NMOS和PMOS晶体管的晶体管强度选择的梯度和平衡。
一般地，本文讨论的纳米线电路结构的可选实施方式，更具体为图3A和图3B所示结构可以使用2D材料带来代替纳米线。
图4A和图4B示出了互补纳米线块，其中，纳米线的堆叠件中的纳米线可具有不同宽度，诸如大于其高度(即，厚度)的两倍的宽度，在该布局中，宽度为纳米线的最小截面尺寸。图4A示出了X-Y平面中的纳米线堆叠件的布局。图4B示出了Z-X平面中沿着D-D’截取的图4A所示结构的截面，其中，Z是垂直于X-Y平面的方向。图4A和图4B中与图2A和图2B相似的元件通常用相似的参考标号来表示。
如图4A和图4B的示例所示，NMOS块420包括纳米线的集合(其包括宽纳米线的单个堆叠件421)，并且PMOS块430包括纳米线的集合(其包括宽纳米线的单个堆叠件431)。相比较，图2A、图2B、图3A和图3B所示的每个堆叠件都具有窄纳米线，其中，宽度可以是纳米线的堆叠件的最小制造宽度。
NMOS块420中的宽纳米线的堆叠件421可以替代窄纳米线的多于一个的堆叠件，诸如两个窄纳米线的三个堆叠件。这可以得到等效晶体管，只要堆叠件421中的宽纳米线的高度和宽度足以匹配窄纳米线的电流承载容量即可。类似地，PMOS块430中的宽纳米线的堆叠件431(下层中具有三个宽纳米线431a、431b、431c，其宽度为高度的三倍)可以代替三个堆叠件中设置的九个窄纳米线。
根据特定实施方式的需求，NMOS块420可以包括多于一个的堆叠件，其具有堆叠件421的宽度或者不同于堆叠件421的宽度的宽度。类似地，PMOS块430可包括多于一个的堆叠件430，其具有堆叠件431的宽度或者不同于堆叠件431的宽度的宽度。
通过改变纳米线的堆叠件的宽度，可以减小纳米线的堆叠件的高度。例如，两个纳米线(其中每个纳米线都具有等于具有最小宽度的三个纳米线的宽度)的堆叠件(例如，图4B中的421)可以提供与每一个纳米线都具有最小宽度的六个纳米线的堆叠件(例如，图2B中的221)相同的晶体管强度。相应地，堆叠件221中的六个纳米线的高度可以减小到堆叠件421中的两个纳米线的高度，或者高度减小3X，同时提供相同的晶体管强度。
当形成纳米线结构时，高度的降低可以减小用于蚀刻沟槽的纵横比，并且释放图案化需求，由此使得纳米线更容易制造。
一般地，本文讨论的纳米线电路结构的可选实施方式，更具体为图4A和图4B所示的结构可以使用2D材料带来代替纳米线。
图5A和图5B示出了互补纳米线块，其中，堆叠件中的纳米线可以具有不同的宽度。图5A示出了X-Y平面中的布局。图5B示出了Z-X平面中沿着E-E’截取的图5A所示结构的截面，其中Z是垂直于X-Y平面的方向。图5A和图5B与图2A、图2B、图4A和图4B相似的元件用相同的参考标号来表示。
如图5A和图5B的示例所示，NMOS块420包括宽纳米线的集合(其包括堆叠件421)，并且PMOS块530包括宽纳米线的集合(其包括堆叠件531)。
在例如具有纳米线的最小宽度的三个窄纳米线的等效能力的下层中，PMOS块530中的堆叠件531在栅极导体与纳米线的交叉点处要求用于纳米线531a和531b的沿着X方向的宽度，并且在例如具有两个窄纳米线的等效能力的上层中，要求用于纳米线531c的沿X方向的不同宽度。根据特定实施方式的需求，NMOS块和PMOS块的每一个中的纳米线的每个纳米线都可以包括具有不同宽度的纳米线。
一般地，本文讨论的纳米线电路结构的可选实施方式，更具体为图5A和图5B所示的结构可以使用2D材料带来代替纳米线。
图6A示出了对应于不同技术节点的finFET结构中的鳍的截面。鳍包括两个部分：被STI结构(例如，610)环绕且位于STI表面(例如，611)下方的下部；以及位于STI表面上方的上部(例如，620)，其中STI表示浅沟槽隔离。鳍的下部被用于将鳍与相邻的材料隔离，并且要求沟道下方的“沟道停止”区域中的较高掺杂等级。鳍的下部可以大约为鳍的上部的高度的两倍。鳍的上部是沟道并且被高k绝缘材料(未示出)和栅极导体(例如，图1B中的150)环绕。沟道的顶部80％承载通过沟道的大多数电流，而沟道的底部20％承载剩下的电流(相对较小且不太重要)。例如，如果沟道具有约30nm的高度，则通过沟道的大多数电流可以在沟道的上部24nm中承载。关于要求多少纳米线来代替鳍的估计可以基于对承载通过沟道的大多数电流的鳍中的沟道的顶部80％的电流要求。
针对14nm节点、10nm节点、7nm节点和5nm节点来示出用于不同技术节点的最小尺寸。finFET结构的一个问题在于：随着技术节点变得更小，鳍(例如，612)的纵横比(即，鳍高度与鳍宽度的比率)变得更大，从而更容易引起机械故障。例如，对于5nm节点，鳍的侧面可以与垂直方向形成小至10°的角度。finFET结构的另一问题在于：对于给定技术来说，与单鳍的电流强度相比难以实施电流强度的更精细粒度。
图6B示出了纳米线的堆叠件的截面。堆叠件中的每个纳米线(例如，602)可以被高k绝缘材料(例如，604)和绝缘材料防护。堆叠件中的纳米线可以并联连接在两个端子之间以用作纳米线互连件，例如在标准单元库中的标准单元内。例如，纳米线(例如，602)可以具有小于10纳米的最小尺寸(例如，601)，并且高k绝缘材料(例如，604)可以具有1和2纳米之间的厚度(例如，603)。
由于堆叠件中的纳米线之间的头顶材料的厚度(例如，605)，包括高k绝缘材料的厚度(例如，603)和栅极导体606中的环绕栅极材料，故并联连接在两个端子之间且配置为晶体管的沟道(其可以承载与finFET相同的电流强度)的纳米线的堆叠件的高度可以是finFET中的等效鳍的高度的3倍。在所示示例中，纳米线的堆叠件与栅极导体606相交，这可以产生晶体管结构。在可选示例中，导体606可以被绝缘材料代替，使得纳米线的堆叠件用作无源互连导体，其具有作为并联连接的纳米线的数量的函数的导电率。
图7示出了掺杂或非掺杂二维(2D)材料的2D材料带的堆叠件的截面，诸如单层或两层。堆叠件中的每个2D材料带(例如，702)都被高k绝缘材料(例如，704)防护，并且栅极(例如，706)与防护的2D材料带相交。堆叠件中的2D材料带可以并联连接在两个端子之间以用作局部互连，例如在标准单元库中的单元内。例如，2D材料带(例如，702)可以具有大约为1纳米以下的最小尺寸(例如，701)，并且高k绝缘材料(例如，704)可以具有约1纳米的厚度(例如，703)。
由于堆叠件中的2D材料带之间的头顶材料的厚度(例如，705)，包括高k绝缘材料的厚度(例如，703)，故并联连接在两个端子之间的沟道的堆叠件(其可以承载与finFET相同的电流强度)可以远大于用于等效驱动电源的鳍(诸如约为10倍以上)。类似地，用作互连件的纳米线的堆叠件可以要求附加高度。
然而，对于局部互连件来说，诸如在标准单元库中的单元内，由于寄生电容，局部互连件的较大截面对应于通过局部互连件的较大延迟。用于互连件的纳米线或2D材料例如可以将寄生电容减小数量级为10的倍数，从而堆叠件中纳米线的数量可以减小上述倍数以解决用于较小寄生导体的降低驱动要求。
图8例如示出了纳米线晶体管的CMOS对，包括共享栅极导体850，并且具有金属层中的用于局部互连件的图案化导体。纳米线的堆叠件(例如，831、841)被并行布置在半导体衬底810上，使得它们进出图8中的纸延伸。纳米线的堆叠件通过绝缘层820(例如可以由氧化物材料制成)与半导体衬底810分离。例如，可使用金属或多晶硅实施的栅极导体(例如，850)横跨纳米线晶体管的堆叠件延伸。金属层中用于局部互连件的图案化导体(例如，860)设置在设置纳米线的堆叠件(例如，831、841)的区域之上。示图示出了图案化金属互连件的厚度可相对较大。
图9示出了图案化导体，包括用于局部互连件的纳米线。纳米线的堆叠件(例如，931、941)并行布置在半导体衬底810上，使得它们进出图9中的纸延伸。纳米线的堆叠件通过绝缘层820(例如，可由氧化物材料制成)与半导体衬底810分离。例如，可使用金属或多晶硅实施的栅极导体(例如，950)横跨纳米线晶体管的堆叠件延伸。
第一集合的纳米线(例如，961)在设置纳米线的堆叠件(例如，931、941)的区域之上沿第一方向被布置为互连件。第二集合的纳米线(例如，962)沿着与第一方向正交的第二方向进入纸张且在图案化导体中的第一集合的纳米线之上布置为互连件。第三集合的纳米线(例如，963)在图案化导体中的第二集合的纳米线之上沿第一方向布置为互连件。由于纳米线互连件的电容相对于图8所示图案化金属互连件的电容较小，所以可以减小电路中的晶体管的驱动功率。因此，例如，图8的电路包括10个n沟道纳米线和15个p沟道纳米线，而图9所示的电路可以包括设置为用于CMOS晶体管的沟道的仅两个n沟道纳米线以及仅三个p沟道纳米线。当局部互连件的电容较小时，这些较小的CMOS晶体管可以具有充足的驱动强度来完成目标功能(例如，反相器)。
一般地，本文讨论的纳米线电路结构的可选实施方式，更具体为图8和图9所示的结构可以使用2D材料带来代替纳米线。
图10A和图10B示出了示意性符号以及可以使用本文描述的纳米线结构实施的两输入NAND门的晶体管级示图。
图10A示出了NAND门600，其具有两个输入A和B以及输出Q。NAND门的逻辑函数为：当两个输入均为逻辑高时，输出为逻辑低，而当至少一个输入为逻辑低时，输出为逻辑高。
图10B示出了用于两输入NAND门630(具有两个输入A和B以及输出Q)的晶体管级示图。实施NAND门的单元可以具有所示的具体电路结构。单元库可以包括多于一个的单元，它们实施相同的具体电路结构，区别在于实施电路中的特定晶体管或互连件所使用的纳米线的数量或者电路中的晶体管或互连件的数量。
NAND门包括并联连接的两个PMOS晶体管631和632以及串联连接的两个NMOS晶体管633和634。晶体管包括三个端子：漏极、源极和栅极。输入A连接至PMOS晶体管631的栅极和NMOS晶体管633的栅极。输入B连接至PMOS晶体管632的栅极和NMOS晶体管634的栅极。当晶体管通过栅极上的电压而导通时，电流在漏极和源极之间流动，降低了漏极和源极之间的电压差。PMOS晶体管631和632的源极连接至电源电压(例如，VDD)，而PMOS晶体管631和632的漏极连接至输出Q。NMOS晶体管633的漏极连接至输出Q，而NMOS晶体管634的源极连接至地电压(例如，Vss)。
如果对应于逻辑低的低电压被施加给任一输入A或B，则NMOS晶体管633和634中的至少一个截止，使得地电压(例如，Vss)与输出Q断开，同时PMOS晶体管631和632中的至少一个导通，使得电源电压(例如，VDD)连接至输出Q。从而，响应于低电压施加至输入A和B中的至少一个，输出Q为逻辑高。
一般地，本文讨论的纳米线电路结构的可选实施方式，更具体为图10A和图10B所示的结构可以使用2D材料带来代替纳米线。
图11是示出利用垂直纳米线晶体管以及水平和垂直纳米线互连件实施的两输入NAND门的顶视图的简化布局图。图11A是可应用于图11至图14的图解。
两输入NAND门是利用可通过计算机可读电路描述语言指定且用作单元库中的实体的纳米线晶体管和纳米线互连件实施的单元的示例。实体可以是电子设计合成中使用的单元库的一部分。例如，单元库中的其他实体可以指定单元和宏单元，包括缓冲器、反相器、AND、NAND、OR、NOR、XOR、XNOR、加法器、减法器、乘法器、解码器、触发器、计数器、移位寄存器以及具有更复杂逻辑功能的单元。实体可以指定多个单元具有公共的电路结构，并且利用纳米线来实施，并且纳米线互连件可以具有各种驱动强度以及相同逻辑功能的反相和非反相输出。
两输入NAND门可以设置在具有表面的衬底(例如，图12中的810)上。如图11的示例所示，包括相对于衬底表面垂直设置的纳米线的第一集合的晶体管731可以实施两输入NAND门630(例如，图10B)中的PMOS晶体管631，并且包括相对于衬底表面垂直设置的纳米线的第二集合的晶体管732可以实施两输入NAND门630中的PMOS晶体管632。类似地，包括相对于衬底表面垂直设置的纳米线的第三集合的晶体管733可以实施两输入NAND门630中的NMOS晶体管633，并且包括相对于衬底表面垂直设置的纳米线的第四集合的晶体管734可以实施两输入NAND门630中的NMOS晶体管634。
两输入NAND门的部件中的部件包括图案化导体层，其包括第一金属层(金属-0或M0)、第二金属层(金属-1或M1)和第三金属层(金属-2或M2)。金属-0层在金属-1层下方，以及金属-1层在金属-2层下方。纳米线在金属-0层下方，并且用于晶体管的源极区域在纳米线下方。第一栅极导体771和第二栅极导体772与第一金属层和用于纳米线的源极区域之间的纳米线集合相交。尽管示出了三个图案化导体层，但可以使用多于三个的图案化导体层。
用作晶体管中的沟道结构的纳米线集合中的纳米线并联连接在两个端子之间。具体地，晶体管731中的纳米线并联连接在连接至源极区域721和金属-0层中的金属-0 PMOS漏极导体741的端子之间，并且晶体管732中的纳米线并联连接在连接至源极区域722和金属-0 PMOS漏极导体741的端子之间。金属-1导体(例如，图13中的751)将金属-0 PMOS漏极导体741连接至金属-2连接件760。
晶体管733中的纳米线并联连接在连接至源极区域723和金属-0层中的金属-0NMOS漏极导体743的端子之间，并且晶体管734中的纳米线并联连接在连接至源极区域724和金属-0漏极导体744的端子之间。金属-1导体(例如，图12和图13中的753)将金属-0 PMOS漏极导体743连接至金属-2导体760。进一步结合图13描述纳米线的并联连接。
在它们相应的两个端子之间，第一栅极导体771与晶体管731中的纳米线的第一集合中的纳米线相交，并且与晶体管733中的纳米线的第三集合中的纳米线相交。第一栅极导体771连接至金属-1连接件773，此处向输入A施加信号。金属-1连接件773可以在晶体管731中的纳米线的第一集合与晶体管733中的纳米线的第三集合之间的第一栅极导体771上的位置处连接至第一栅极导体771。
在它们相应的两个端子之间，第二栅极导体772与晶体管732中的纳米线的第二集合中的纳米线相交，并且与晶体管734中的纳米线的第四集合中的纳米线相交。第二栅极导体772连接至金属-1连接件774，此处向输入B施加信号。金属-1连接件774可以在晶体管732中的纳米线的第二集合与晶体管734中的纳米线的第四集合之间的第二栅极导体772上的位置处连接至第二栅极导体772。进一步结合图13描述第一栅极导体771和第二栅极导体772。
金属-0层中的金属-0导体710连接至金属-1层中的VDD供电导体711，经由纳米线互连件712连接至PMOS晶体管731的源极区域721，并且经由纳米线互连件713连接至PMOS晶体管732的源极区域722。金属-0层中的金属-0导体790连接至金属-1层中的VSS供电导体791，并且经由纳米线互连件792连接至NMOS晶体管734的源极区域724。
尽管对于每个集合示出了三个垂直纳米线，但根据平衡NMOS和PMOS晶体管的需求或者设计规范所要求的晶体管强度，第一、第二、第三和第四集合的纳米线都可以具有与其他集合相同或不同的纳米线的数量。尽管集合中的纳米线被示为在三个纳米线的行中，但纳米线的集合可以包括多行纳米线，并且每一行都可以具有不同数量的纳米线。在其他实施例中，可变宽度的纳米线可用于各种集合的纳米线。
如图11的示例所示，配置为纳米线互连件780的纳米线的集合相对于衬底的表面垂直设置。纳米线的集合并联连接在第一和第二端子之间。第一端子可以是晶体管733的源极区域723和晶体管734的金属-0漏极导体744中的一个，而第二端子可以是源极区域723和金属-0漏极导体744中的另一个。
纳米线互连件780进一步参照图12来描述。纳米线互连件780可以在图10B所示的两输入NAND门630的电路结构中实施NMOS晶体管633和634之间的连接680。
尽管在图11的示例中示出纳米线的一个集合被配置为垂直纳米线互连件，但更多集合的纳米线可以配置为垂直纳米线互连件。例如，配置为第一纳米线互连件的纳米线的第一集合可以相对于衬底的表面垂直设置并且并联连接在第一和第二端子之间，并且配置为第二互连件的纳米线的第二集合可以相对于衬底的表面垂直设置并且并联连接在第三端子和第四端子之间。纳米线的第一集合可以包括第一数量的纳米线，并且纳米线的第二集合可以包括第二数量的纳米线，并且第二数量可以不同于第一数量。
图12是示出沿着X-X’截取的图11中的两输入NAND门的截面的示图。两输入NAND门中的元件被示为设置在衬底(例如，810)上的绝缘层(例如，820)上。元件之间的区域填充有诸如氧化硅、氮化硅、低k介电质(具有小于二氧化硅的相对磁导率，或者小于3.9，例如SiOC)的介电材料，或者填充有材料的组合。
晶体管733中的纳米线并联连接在连接至源极区域723和金属-0层中的金属-0NMOS漏极导体743的端子之间。金属-1导体(例如，753)通过过孔1和过孔0将金属-0 PMOS漏极导体743连接至金属-2连接件760。晶体管734中的纳米线并联连接在连接至源极区域724和金属-0漏极导体744的端子之间。
晶体管733中的纳米线通过绝缘材料(例如，733a)来防护，诸如二氧化硅或高k绝缘材料(具有大于二氧化硅的相对磁导率，或者大于3.9)。第一栅极导体771与源极区域723和金属-0 NMOS漏极导体743之间的晶体管733中的纳米线相交。晶体管734中的纳米线由绝缘材料(例如，734a)防护，诸如高k绝缘材料。第二栅极导体772与源极区域724和金属-0NMOS漏极导体744之间的晶体管734中的纳米线相交。
图13是示出沿着Y-Y’截取的图11中的两输入NAND门的截面图的示图。两输入NAND门中的元件被示为设置在衬底(例如，810)上的绝缘层(例如，820)上。元件之间的区域填充有诸如氧化物(SiO2)、氮化物(SiN)或低k介电质(SiOC)的介电材料。
晶体管731中的纳米线并联连接在连接至源极区域721和金属-0层中的金属-0NMOS漏极导体741的端子之间。金属-1导体(例如，751)通过过孔1和过孔0将金属-0 PMOS漏极导体741连接至金属-2导体760。晶体管731中的纳米线由诸如高k绝缘材料的绝缘材料(例如，731a)防护。第一栅极导体771与源极区域721和金属-0 NMOS漏极导体741之间的晶体管731中的纳米线相交。
晶体管733中的纳米线并联连接在连接至源极区域723和金属-0层中的金属-0NMOS漏极导体743的端子之间。金属-1导体(例如，753)通过过孔1和过孔0将金属-0 PMOS漏极导体743连接至金属-2导体760。晶体管733中的纳米线由诸如高k绝缘材料的绝缘材料(例如，733a)防护。第一栅极导体771与源极区域723和金属-0 NMOS漏极导体743之间的晶体管733中的纳米线相交。
第一栅极导体771连接至金属-1连接件733，此处为输入A施加信号。第一栅极导体771通过过孔1331连接至金属-1连接件773。
金属-0层中的金属-0导体710连接至金属-1层中的VDD供电导体711，并且经由纳米线互连件712连接至PMOS晶体管731的源极区域721。金属-0层中的金属-0导体790连接至金属-1层中的VSS供电导体791，并且经由纳米线互连件792(未示出)连接至NMOS晶体管734的源极区域724。
图14是示出沿着Z-Z’截取的图11中的两输入NAND门的截面图的示图。两输入NAND门中的元件被示为设置在衬底(例如，810)上的绝缘层(例如，820)上。元件之间的区域填充有诸如氧化物(SiO2)、氮化物(SiN)或低k介电质(SiOC)的介电材料。
结合图13描述金属-1层中的VDD供电导体711以及金属-1层中的VSS供电导体791。
被配置为纳米线互连件780的纳米线的集合相对于衬底的表面垂直设置。纳米线的集合并联连接在晶体管733的源极区域723与晶体管734的金属-0 NMOS漏极导体744之间。
输出Q连接至金属-0层中的金属-0 PMOS漏极导体741，其又连接至晶体管731中的纳米线(图13)。输入A连接至金属-1连接件773(图13)，其又连接至第一栅极导体771。
图15是示出利用水平纳米线互连件和垂直纳米线晶体管实施的两输入NAND门的顶视图的简化布局图，其代表可以由具有水平纳米线互连件和垂直纳米线晶体管的单元库中的实体指定的电路(包括CMOS逻辑电路)。图15A是可应用于图15至图18的图解。图15至图18中的类似元件通常利用图11至图14中的类似参考符号表示。
在图11至图14中描述的图15至图18中的类似元件包括衬底(例如，810)、并联连接为晶体管的纳米线的集合(例如，731-734)、并联连接为纳米线互连件的纳米线的集合(例如，780)、金属层(例如，M0、M1、M2)以及金属层中的各个导体、用于晶体管的源极区域、与纳米线的集合相交的栅极导体(例如，771、772)、输入A和B、输出Q、VDD供电导体(例如，711)和VSS供电导体(例如，791)。关于类似元件的描述在图15至图18中不再重复。
纳米线的第一集合(例如，1121)可以配置为相对于衬底的表面水平设置的互连件，并且并联连接在第一端子和第二端子之间。纳米线的第二集合(例如，1122)可以配置为相对于衬底的表面水平设置的互连件，并且并联连接在第三端子和第四端子之间。纳米线的第一集合包括第一数量的纳米线，纳米线的第二集合包括第二数量的纳米线，并且第二数量可以不同于第一数量。纳米线的集合可以具有一个或多个纳米线。
如图15的示例所示，水平纳米线被配置为连接至两输入NAND门中的晶体管的纳米线集合中的纳米线的漏极端或源极端。具体地，水平纳米线互连件1121、1122和1124被配置为连接至晶体管731、732和734中的纳米线的源极端。水平纳米线互连件1123a、1123b和1123c被配置为连接至晶体管733的纳米线集合中的纳米线的源极端。
金属-0导体710连接至金属-1层中的VDD供电导体711，经由垂直纳米线互连件712(在晶体管731的纳米线下方，参见图17)连接至用于PMOS晶体管731的源极的水平纳米线互连件1121，并且经由垂直纳米线互连件713连接至用于PMOS晶体管732的源极的水平纳米线互连件1122(在晶体管732的纳米线下方)。金属-0层中的金属-0导体790连接至金属-1层中的VSS供电导体791，并且经由垂直纳米线互连件792连接至用于NMOS晶体管734的源极的纳米线互连件1124。
晶体管中的纳米线的集合并联连接在两个端子之间。具体地，晶体管731中的纳米线并联连接在连接至纳米线互连件1121和金属-0层中的金属-0 PMOS漏极导体741的端子之间，并且晶体管732中的纳米线并联连接在连接至纳米线互连件1122和金属-0 PMOS漏极导体741的端子之间。
晶体管733中的纳米线并联连接在连接至包括纳米线1123a、1123b和1123c的纳米线互连件以及金属-0层中的金属-0 NMOS漏极导体743的端子之间。晶体管734中的纳米线并联连接在连接至纳米线互连件1124和金属-0漏极导体744的端子之间。
图16是示出沿着X-X’截取的图15中的两输入NAND门的截面图的示图。晶体管733中的纳米线并联连接在连接至用于晶体管733的源极的纳米线互连件1123c以及金属-0层中的金属-0 NMOS漏极导体743的端子之间。晶体管734中的纳米线并联连接在连接至用于晶体管734的源极的纳米线互连件1124以及金属-0漏极导体744的端子之间。纳米线互连件780中的垂直纳米线并联连接在用于晶体管733的源极的纳米线互连件1123c与晶体管734的金属-0 NMOS漏极导体744之间。
图17是沿着Y-Y’截取的图15中的两输入NAND门的截面图的示图。晶体管731中的纳米线并联连接在连接至用于晶体管731的源极的纳米线互连件1121以及金属-0层中的金属-0 PMOS漏极导体741的端子之间。晶体管733中的纳米线并联连接在连接至纳米线互连件(包括用于晶体管733的源极的纳米线1123a、1123b和1123c)和金属-0层中的金属-0NMOS漏极导体743的端子之间。
图18是示出沿着Z-Z’截取的图15中的两输入NAND门的截面图的示图。配置为纳米线互连件780的纳米线的集合相对于衬底的表面垂直设置。纳米线的集合并联连接在用于晶体管733的源极的纳米线1123a、1123b和1123c与晶体管734的金属-0 NMOS漏极导体744之间。
一般地，本文讨论的纳米线电路结构的可选实施方式，更具体为图11至图18所示的结构可以使用2D材料带来代替纳米线。
图19示出了用于SRAM(静态随机存取存储器)单元的晶体管级示图。本说明书中表示的SRAM单元是不需要周期性地刷新来保持存储数据的存储单元。
如图19的示例所示，SRAM单元1900使用一对交叉耦合的反相器作为存储元件以存储单个位的数据。这一对包括配置有下拉晶体管PDL和上拉晶体管PUL的第一反相器以及配置有下拉晶体管PDR和上拉晶体管PUR的第二反相器。第一反相器具有输出QL，其连接至第二反相器的栅极导体(例如，1920)，此处向第二反相器施加输入信号。第二反相器具有输出QR，其连接至第一反相器的栅极导体(例如，1910)，此处向第一反相器施加输入信号。SRAM单元包括传输门PGL和PGR作为访问器件，以提供用于进出SRAM单元的数据的可切换数据路径。字线(WL)控制用于读取或写入的SRAM单元。互补位线BL和BL/向传输门PGL和PGR提供数据路径。
上拉晶体管PUL和PUR的源极连接至SRAM单元电源电压(例如，VDD)，而下拉晶体管PDL和PDR的源极连接至SRAM单元地电压(例如，GND)。上拉晶体管PUL和下拉晶体管PDL的漏极连接到一起以及连接至第一反相器的输出QL。传输门PGL连接在第一反相器的输出QL与位线BL之间。传输门PGL的栅极端连接至字线WL。上拉晶体管PUR和下拉晶体管PDR的漏极连接到一起并且连接至第二反相器的输出QR。传输门PGR连接在第二反相器的输出QR与位线BL/之间。传输门PGR的栅极端连接至字线WL。
关于下文SRAM单元的读取和写入操作的简化描述，假设存储在SRAM单元中的高数据值对应于第一反相器的输出QL为高数据值且第二反相器的输出QR为低数据值时的状态。在读取或写入操作的开始，字线WL通过接通传输门PGL和PGR来选择SRAM单元。在读取或写入操作的末端，字线WL通过断开传输门PGL和PGR来取消选择SRAM单元。
在写入操作中，对应于低数据值的电压被施加至BL和BL/中的一个，而对应于高数据值的电压被施加至BL和BL/中的另一个，从而改变存储元件的状态。例如，为了写入高数据值，对应于高数据值的电压被施加给位线BL，而对应于低数据值的电压被施加给位线BL/。为了写入低数据值，对应于低数据值的电压被施加给位线BL，而对应于高数据值的电压被施加给位线BL/。
当在SRAM单元中存储高数据值时，在第一反相器中，下拉晶体管PDL截止且上拉晶体管PUL导通，使得输出QL显示出高数据值，而在第二反相器中，下拉晶体管PDR导通且上拉晶体管PUR截止，使得输出QR显示出低数据值。当在SRAM单元中存储低数据值时，在第一反相器中，下拉晶体管PDL导通且上拉晶体管PUL截止，使得输出QL显示出低数据值，而在第二反相器中，下拉晶体管PDR截止而上拉晶体管PUR导通，使得输出QR显示出高数据值。
在读取操作中，对应于高数据值的电压被施加给位线BL和BL/，并且通过字线WL选择SRAM单元。如果在SRAM单元中存储高数据值，则电流流过传输门PGR和下拉晶体管PDR到地，并且通过上拉晶体管PUL和传输门PGL到位线BL。如果在SRAM单元中存储低数据值，则电流流过下拉晶体管PDR和传输门PGR到位线BL/，并且流过传输门PGL和下拉晶体管PDL到地。
图20是示出将鳍用作晶体管的沟道结构的四个SRAM单元的顶视图的简化布局图。图20A是可应用于图20、图21和图21A的图解。
四个SRAM单元中的每一个都存储单个位的数据。四个SRAM单元中的每一个都实施针对图19中的SRAM单元1900描述的第一反相器中的下拉晶体管PDL和上拉晶体管PUL、第二反相器中的下拉晶体管PDR和上拉晶体管PUR、以及传输门PGL和PGR。关于垂直线(例如，2015)，SRAM单元2010和2020以镜像图像来布置，并且SRAM单元2030和2040以镜像图像来布置。关于水平线(例如，2025)，SRAM单元2010和2030以镜像图像布置，并且SRAM单元2020和2040以镜像图像布置。
在相应的位单元边界内，晶体管PDL、PUL、PDR、PUR、PGL和PGR被实施为包括与finFET结构中的鳍相交的栅极导体(例如，2054)的finFET晶体管。finFET结构中的鳍可以在沿水平方向布置的相邻SRAM单元(例如，2030和2040)之间共享。栅极导体(例如，2054)可以在沿垂直方向布置的相邻SRAM单元(例如，2020和2040)之间共享。互补位线BL和BL/可以横跨沿水平方向布置的相邻SEAM单元(例如，2010和2020、2030和2040)延伸。字线WL、SRAM单元电源电压(例如，VDD)和SRAM单元地电压(未示出)连接至四个SRAM单元中的每一个。
图21是更详细地示出图20所示SRAM单元2040的放大图。对于第一反相器，使用鳍2042和栅极导体2051来布置上拉晶体管PUL。上拉晶体管PUL具有经由在一个或多个金属层中包括金属导体的连接件2061耦合至SRAM单元电源电压(例如，VDD)的源极端。下拉晶体管PDL使用鳍2041和栅极导体2051来布置。下拉晶体管PDL具有经由包括一个或多个金属层中的金属导体的连接件2062耦合至SRAM单元地电压(例如，GND)的源极端。传输门PGL使用鳍2041和栅极导体2052来布置。传输门PGL的栅极端连接至字线WL。上拉晶体管PUL和下拉晶体管PDL的漏极经由可以在一个或多个金属层中包括金属导体的连接件(未示出)耦合到一起。传输门PGL通过BL拾取点(未示出)在上拉晶体管PUL和下拉晶体管PDL的漏极与位线BL之间提供路径。
对于第二反相器，上拉晶体管PUR使用鳍2043和栅极导体2053来布置。上拉晶体管PUR具有经由在一个或多个金属层中包括金属导体的连接件2071来耦合至SRAM单元电源电压(例如，VDD)的源极端。下拉晶体管PDR使用鳍2044和栅极导体2053来布置。下拉晶体管PDR具有经由在一个或多个金属层中包括金属导体的连接件2072耦合至SRAM单元地电压(例如，GND)的源极端。传输门PGR使用鳍2044和栅极导体2054来布置。传输门PGR的栅极端连接至字线WL。上拉晶体管PUR和下拉晶体管PDR的漏极经由可以在一个或多个金属层中包括金属导体的连接(未示出)耦合到一起。传输门PGR通过BL/拾取点(未示出)在上拉晶体管PUR和下拉晶体管PDR的漏极与位线BL/之间提供路径。
在位置2081处，第二反相器的栅极导体2052耦合至第一反相器中的上拉晶体管PUL的漏极，并且在位置2082处，第一反相器的栅极导体2051耦合至第二反相器中的上拉晶体管PUR的漏极，使得第一反相器和第二反相器交叉耦合。
可以通过诸如SRAM单元的静态噪声裕度(SNM)、写噪声裕度(WNM)和读噪声裕度(RNM)的参数来表征SRAM单元的稳定性。静态噪声裕度对下拉晶体管(WPD)的宽度与传输门(WPG)的宽度的比率敏感且取决于该比率。该比例被称为β＝WPD/WPG。写噪声裕度对传输门(WPG)的宽度与上拉晶体管(WPU)的宽度的比率敏感且取决于该比率。该比例被称为γ＝WPG/WPU。读噪声裕度对下拉晶体管(WPD)的宽度与上拉晶体管(WPU)的宽度的比率敏感且取决于该比率。该比例被称为α＝WPD/WPU。对于固定的SRAM单元区域，优化这些参数可以确定SRAM单元的总体特性。
然而，下拉晶体管的宽度(WPD)、传输门的宽度(WPG)和上拉晶体管的宽度(WPU)通过用于实施晶体管的finFET结构中的鳍的数量和宽度来确定。对于给定技术，鳍的宽度被量化，使得β值被实际限定为β＝1且β＝2，使得难以实施更精细的粒度。
可以通过增加或减少并联用作给定晶体管的沟道结构的相同鳍的数量来调整利用finFET的SRAM单元中的对应晶体管的特性(诸如SNM、WNM和RNM)。例如，(SRAM的)写噪声裕度和读噪声裕度可以通过分别使SRAM单元的传输门和下拉晶体管中的鳍的宽度加倍来调整。类似地，在“β＝1”SRAM单元中，晶体管可以使用用于每个晶体管的单鳍来布置。在“β＝2”SRAM单元中，下拉晶体管可以使用对于每个下拉晶体管并联连接的两个相同鳍来布置，而连接至下拉晶体管的传输门使用单鳍来布置，从而调整静态噪声裕度。这在SRAM单元的开发中提供了设计的一些粒度。然而，许多电路参数(诸如SNM、WNM和RNM)可以得益于电路结构的更细调整。
图21A是示出γ＝2且α＝2的SRAM单元的顶视图的简化布局图。上拉晶体管PUL使用鳍2142和栅极导体2051来布置。第一下拉晶体管PDL1使用鳍2141和栅极导体2151来布置。第二下拉晶体管PDL2使用鳍2154和栅极导体2151来布置。第一传输门PGL1使用鳍2141和栅极导体2152来布置。第二传输门PGL2使用鳍2145和栅极导体2152来布置。假设鳍的宽度WPU、WPD和WPG具有相同的最小截面尺寸，从而γ＝WPG/WPU＝2且α＝WPD/WPU＝2。
图22是示出将纳米线的集合用作晶体管的沟道结构的四个SRAM单元的顶视图的简化布局图。图22A是可应用于图22和图23的图解。
四个SRAM单元中的每一个都存储单个位的数据。四个SRAM单元中的每一个都实施针对图19中的SRAM单元1900描述的第一反相器的下拉晶体管PDL和上拉晶体管PUL、第二反相器中的下拉晶体管PDR和上拉晶体管PUR以及传输门PGL和PGR。关于垂直线(例如，2215)，SRAM单元2210和2220以镜像图像布置，并且SRAM单元2230和2240以镜像图像布置。关于水平线(例如，2225)，SRAM单元2210和2230以镜像图像布置，并且SRAM单元2220和2240以镜像图像布置。
在相应的位线边界内，晶体管PDL、PUL、PDR、PUR、PGL和PGR被实施为包括与纳米线的集合(例如，2246)相交的栅极导体(例如，2254)的纳米线晶体管。纳米线的集合(例如，2246)可以在沿水平方向布置的相邻SRAM单元(例如，2230和2240)之间共享。栅极导体(例如，2254)可以在沿垂直方向布置的相邻SRAM单元(例如，2220和2240)之间共享。互补位线BL和BL/可以横跨沿水平方向布置的相邻SRAM单元(例如，2210和2220、2230和2240)延伸。字线WL、SRAM单元电源电压(例如，VDD)和SRAM单元地电压(未示出)连接至四个SRAM单元中的每一个。
图23是更详细示出图22所示SRAM单元2240的放大图。对于第一反相器，下拉晶体管PDL包括相对于衬底表面水平设置的纳米线2241的第一集合，并且并联连接在源极端(例如，PDL的S，其经由在一个或多个金属层中包括金属导体的连接件2262连接至SRAM单元地电压(例如，GND))与漏极端(例如，PDL的D，连接至第一反相器的输出QL)之间。
上拉晶体管PUL包括相对于衬底表面水平设置的纳米线2242的第二集合，并且并联连接在漏极端(例如，PUL的D，其连接至第一反相器的输出QL)与源极端(例如，PUL的S，其经由在一个或多个金属层中包括金属导体的连接件2261连接至SRAM单元电源电压(例如，VDD))之间。上拉晶体管PUL和下拉晶体管PDL的漏极经由可以在一个或多个金属层中包括金属导体的连接件(未示出)耦合到一起。
传输门PGL包括相对于衬底表面水平设置的纳米线2243的第三集合，并且并联连接在第一端子(其又连接至第一反相器的输出QL)与第二端子(其又通过BL拾取点(未示出)连接至位线BL)之间。
第一栅极导体2251与下拉晶体管PDL的源极和漏极端之间的纳米线的第一集合中的一个或多个纳米线相交，并且与上拉晶体管PUL的源极和漏极端之间的纳米线的第二集合中的一个或多个纳米线相交。第二栅极导体2252与传输门PGL的端子之间的纳米线的第三集合中的一个或多个纳米线相交。
对于第二反相器，下拉晶体管PDR包括相对于衬底表面水平设置的纳米线2244的第四集合，并且并联连接在源极端(例如，PDR的S，其又经由在一个或多个金属层中包括金属导体的连接件2272连接至SRAM单元地电压(例如，GND))与漏极端(例如，PDR的D，其又连接至第二反相器的输出QR)之间。
上拉晶体管PUR包括相对于衬底表面水平设置的纳米线2245的第五集合，并且并联连接在漏极端(例如，PUR的D，其又连接至第二反相器的输出QR)与源极端(例如，PUR的S，其又经由在一个或多个金属层中包括金属导体的连接件2271连接至SRAM单元电源电压(例如，VDD))之间。上拉晶体管PUR和下拉晶体管PDR的漏极经由可以在一个或多个金属层中包括金属导体的连接件(未示出)耦合到一起。
传输门PGR包括相对于衬底表面水平设置的纳米线2246的第六集合，并且并联连接在第一端子(其又连接至第二反相器的输出QR)与第二端子(其又通过BL/拾取点(未示出)连接至位线BL/)之间。
第三栅极导体2253与下拉晶体管PDR的源极和漏极端之间的纳米线的第四集合中的一个或多个纳米线相交，并且与上拉晶体管PUR的源极和漏极端之间的纳米线的第五集合中的一个或多个纳米线相交。第四栅极导体2254与传输门PGR的端子之间的纳米线的第六集合中的一个或多个纳米线相交。
在位置2281处，第二反相器的第三栅极导体2253耦合至第一反相器中的上拉晶体管PUL的漏极，并且在位置2282处，第一反相器中的第一栅极导体2251耦合至第二反相器中的上拉晶体管PUR的漏极，使得第一反相器和第二反相器交叉耦合。
图24示出了结合图22和图23描述的具有不同示例性数量的纳米线的纳米线集合，其可以用于将纳米线用作晶体管的沟道结构的SRAM单元。例如，集合2410、2420和2430分别具有6、5和3个纳米线。
例如，为了细调读噪声裕度，在下拉晶体管PDL中使用的第一集合的纳米线可以包括第一数量的纳米线，并且在上拉晶体管PUL中使用的第二集合的纳米线可以包括第二数量的纳米线，其中第二数量可以不同于第一数量。用于下拉晶体管PDR的纳米线的第四集合可以包括第一数量的纳米线，并且用于上拉晶体管PUR的纳米线的第五集合可以包括第二数量的纳米线，其中第二数量可以不同于第一数量。
例如，为了细调静态噪声裕度，用于下拉晶体管PDL的纳米线的第一集合可以包括第一数量的纳米线，用于传输门PGL的纳米线的第三集合可以包括第二数量的纳米线，其中第二数量可以不同于第一数量。用于下拉晶体管PDR的纳米线的第四集合可以包括第一数量的纳米线，用于传输门PGR的纳米线的第六集合可以包括第二数量的纳米线，其中第二数量可以不同于第一数量。
例如，为了细调写噪声裕度，用于上拉晶体管PUL的纳米线的第二集合可以包括第一数量的纳米线，并且用于传输门PGL的纳米线的第三集合可以包括第二数量的纳米线，其中第二数量可以不同于第一数量。用于上拉晶体管PUR的纳米线的第五集合可以包括第一数量的纳米线，并且用于传输门PGR的纳米线的第五集合可以包括第二数量的纳米线，其中第二数量可以不同于第一数量。
在对应于栅极导体和纳米线的交叉点处，第一、第二、第三、第四、第五和第六集合中的纳米线具有与纳米线的纵轴正交的高度和宽度，并且宽度等于或大于两倍的高度。
可以通过增加与在每个纳米线堆叠件中配置有较少纳米线的高密度SRAM单元相同的区域中的纳米线堆叠件中的纳米线的数量来配置高性能SRAM单元。
图25是利用包括配置为位线的多个纳米线的导体的四个SRAM单元的顶视图的简化布局图。图25A是可应用于图25、图26和图27的图解。图25中与图22类似的元件利用类似的参考符号来表示。
在四个SRAM单元中的每一个中，图25中与图22所述的类似元件包括第一反相器中的下拉晶体管PDL和上拉晶体管PUL、第二反相器中的下拉晶体管PDR和上拉晶体管PUR以及传输门PGL和PGR。类似元件还包括配置为晶体管的沟道结构的纳米线的集合(例如，2246)以及与纳米线的集合相交的栅极导体(例如，2254)。字线WL、SRAM单元电源电压(例如，VDD)和SRAM单元地电压(未示出)连接至四个SRAM单元中的每一个。关于类似元件的描述不再针对图25重复。
包括并行配置的多个纳米线的导体可以连接SRAM单元的互连端子。多个纳米线可以包括相对于衬底表面水平设置的片段。多个纳米线可以包括在具有多层的堆叠件中设置的纳米线。多个纳米线可以包括在多个堆叠件中设置的纳米线。
导体中的纳米线可以重掺杂。多个纳米线中的纳米线包括具有小于10纳米的最小尺寸的纳米线。
如图25的示例所示，导体可以配置为互补位线BL和BL/(例如，2510、2520、2530、2540)。具体地，一对互补位线BL和BL/(例如，2510和2520)可以横跨沿水平方向布置的相邻SRAM单元(例如，2210和2220、2230和2240)延伸。对于配置为位线BL或BL/的导体，堆叠件中层的数量和多个堆叠件中的堆叠件的数量可以通过位线的电流承载要求来确定。
SRAM单元的互连端子可以包括由双圆表示的BL拾取点(例如，2545)(位线BL通过其连接至SRAM单元2230和2240中的传输门PGL)以及BL/拾取点(例如，2535)(位线BL/通过其连接至SRAM单元2240和右侧水平相邻的SRAM单元(未示出)中的传输门PGR)。尽管在图25的示例中为了简化BL拾取点和BL/拾取点被示为不被相应的BL和BL/覆盖，但在实际布局中，位线BL和BL/可以设置在BL拾取点和BL/拾取点之上。
类似地，SRAM单元的互连端子可以包括BL拾取点(例如，2515)(位线BL通过其连接至SRAM单元2210和2220中的传输门PGL)和BL/拾取点(例如，2525)(位线BL/通过其连接至SRAM单元2210和与左侧水平相邻的SRAM单元(未示出)中的传输门PGR)。
图26是示出利用包括配置为位线的多个纳米线的导体的十六个SRAM单元的顶视图的简化布局图。图26中的SRAM单元的定向为相对于图25中的SRAM单元旋转90度。如图26的示例所示，位线BL和BL/沿垂直方向横跨相邻的SRAM单元延伸，并且每个拾取点(例如，图25中的2545)将位线(例如，BL)连接至拾取点(例如，SRAM单元2230中的PGL，图22)上方的传输门(例如，晶体管2240中的PGL)和拾取点下方的另一传输门。尽管在图26的示例中为了简化BL拾取点和BL/拾取点被示为不被相应的位线BL和BL/覆盖，但在实际布局中，位线BL和BL/可以设置在BL拾取点和BL/拾取点之上。
图27是示出利用包括配置为字线的多个纳米线的导体的十六个SRAM单元的顶视图的简化布局图。图27的SRAM单元的定向相对于图25中的SRAM单元旋转90度。如图27的示例所示，字线WL1、WL2、WL3、WL4、WL7和WL8沿水平方向横跨相邻的SRAM单元延伸。WL5和WL6不被示为暴露字线下方的结构。由字线上的单圆表示的接触件(例如，2710)将字线(例如，WL1)连接至栅极导体(例如，2254，图22)，该栅极导体又连接至传输门(例如，SRAM单元2240中的PGR，图22)的栅极。
图28是示出利用垂直场效应晶体管(VFET)的SRAM单元2800的顶视图的简化布局图。图28A是可应用于图28和图29的图解。
SRAM单元存储单个位的数据。SRAM单元包括如针对图19中的SRAM单元100描述的第一反相器中的下拉晶体管PDL和上拉晶体管PUL、第二反相器的下拉晶体管PDR和上拉晶体管PUR以及传输门PGL和PGR。晶体管PDL、PUL、PDR、PUR、PGL和PGR被实施为VFET。
如图28的示例所示，SRAM单元从上到下针对地电压导体2841、位线BL 2831、电源电压导体2851、位线BL/2832和地电压导体2842在5个轨道中布置。地电压导体2841和2842连接至晶体管PDL和PDR，而电源电压导体2851连接至晶体管PUL和PDR。
除了由地电压和电源电压导体使用的轨道之外，用于通过传输门将位线BL和BL/连接至晶体管的漏极的接入点使用独立的轨道。每个接入点都可以包括垂直纳米线的集合。例如，位置2815处的接入点通过传输门PGR将位线BL/2832连接至晶体管PDR和PUR的漏极。尽管只有一个接入点(例如，2815处)用于连接轨道中的位线(例如，BL/)，但在可在相同轨道中不设置垂直晶体管的感测中浪费该轨道。从而，连接至位线BL和BL/的接入点防止4个垂直晶体管设置在位置2812、2813、2814和2815处，增加了SRAM单元的面积。
在与示出布局的顶视图的平面垂直的垂直方向上，实施为VFET的晶体管PDL、PUL、PDR、PUR、PGL和PGR设置在表面和底部之间。位线BL和BL/(例如，2831和2832)、地电压导体(例如，2841、2842)和电源电压导体(例如，2851)设置在表面处。
对于第一反相器，位线BL(例如，2831)连接至传输门PGL的第一端子，晶体管PUL和PDL的漏极在底部处连接至传输门PGL的第二端子，晶体管PDL的源极连接至地电压导体(例如，2841)，晶体管PUL的源极连接至电源电压导体(例如，2851)。
对于第二反相器，位线BL/(例如，2832)连接至传输门PGR的第一端子，晶体管PDR的源极连接至地电压导体(例如，2842)，晶体管PUR的源极连接至电源电压导体(例如，2851)，以及晶体管PUR和PDR的漏极在底部处连接至传输门PGR的第二端子。字线2820连接至传输门PGL和PGR的栅极。
图29是示出利用包括配置为位线的多个掺杂水平纳米线的导体的两个SRAM单元的顶视图的简化布局图。图29A是可应用于图29的图解。以下提供关于SRAM单元2991的描述，因为其代表包括SRAM单元2992的SRAM阵列中的SRAM单元。
如图29的示例所示，与图28所示在5个轨道中布置的SRAM单元相比，两个SRAM(例如，2991、2992)中的每一个都在3个轨道中布置。从而，图29所示的SRAM单元可以节省单元面积的40％，因为不需要用于图28所示接入点的2个轨道。单元面积40％的降低可以导致更短的位线以及更小且更快的SRAM阵列。
两个SRAM单元中的每一个都存储单个位的数据。两个SRAM单元中的每一个都包括如针对图19中的SRAM单元1900描述的第一反相器中的下拉晶体管PDL和上拉晶体管PUL、第二反相器中的下拉晶体管PDR和上拉晶体管PUR以及传输门PGL和PGR。晶体管PDL、PUL、PDR、PUR、PGL和PGR被实施为VFET。
在与示出布局的顶视图的平面正交的垂直方向上，实施为VFET的晶体管PDL、PUL、PDR、PUR、PGL和PGR设置在表面和底部之间。地电压导体(例如，2941和2942)和电源电压导体(例如，2951)设置在表面处。
包括多个掺杂水平纳米线的导体在晶体管下方的底部处被配置为互补位线BL和BL/。多个掺杂水平纳米线中的纳米线包括具有小于10纳米的最小尺寸的纳米线。位线BL和BL/可以横跨在与字线(例如，2920)平行或者与电源电压导体和地电压导体(例如，2941、2942、2951)正交的方向上布置的相邻SRAM单元(例如，2991、2992)延伸。对于配置为位线BL或BL/的导体来说，可以通过位线的电流承载要求来确定堆叠件中层的数量以及多个堆叠件中的堆叠件的数量。
对于第一反相器，位线BL(例如，2931)连接至传输门PGL的第一端子，晶体管PUL和PDL的漏极在底部处连接至传输门PGL的第二端子，晶体管PDL的源极连接至地电压导体(例如，2941)，以及晶体管PUL的源极连接至电源电压导体(例如，2951)。
对于第二反相器，位线BL/(例如，2932)连接至传输门PGR的第一端子，晶体管PUR和PDR的漏极在底部处连接至传输门PGR的第二端子，晶体管PDR的源极连接至地电压导体(例如，2942)，以及晶体管PUR的源极连接至电源电压导体(例如，2951)。字线2920连接至传输门PGL和PGR的栅极。
一般地，本文讨论的纳米线电路结构的可选实施方式，具体为图22至图29所示的结构可以使用2D材料带来代替纳米线。
图30示出了示例性集成电路设计流程的简化表示。与本文的所有流程图相同，将理解，可以组合图30中的许多步骤，并行执行或者在不同的序列中执行而不影响所实现的功能。在一些情况下，只要进行特定的其他变化，步骤的再配置将实现相同的结果，并且在其他情况下，只要满足特定条件，步骤的再配置将实现相同的结果。
在高层级处，图30的处理开始于产品方案(块3000)，并且在EDA(电子设计自动化)软件设计处理中实现(块3010)。当完成设计时，发生制造处理(块3050)以及封装和组装处理(块3060)，最终得到完成的集成电路芯片(结果3070)。
EDA软件设计处理(块3010)实际上由多个步骤3012-3030组成，为了简化以线性方式示出。在实际的集成电路设计处理中，特定的设计可能必须返回到步骤直到通过特定测试。类似地，在任何实际的设计处理中，这些步骤可以不同的顺序和组合发生。因此，通过环境和一般的说明而非具体或推荐的特定集成电路的设计流程来提供描述。
现在将提供EDA软件设计处理(块3010)的组成步骤的简要描述。
系统设计(块3012)：设计者描述他们想要实施的功能；它们可以执行假设计划(what-if planning)以精炼功能；检查成本等。硬件-软件架构选择可以发生在该阶段。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Model Architect、Saber、System Studio和
Figure BDA0001226947540000401
产品。
逻辑设计和功能验证(块3014)：在该阶段，用于系统中的模块的高级描述语言(HDL)代码(诸如VHDL或Verilog代码)被写入并且检查设计的功能精度。更具体地，检查设计以确保其响应于特定的输入刺激而产生正确的输出。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括VCS、VERA、
Figure BDA0001226947540000402
Magellan、Formality、ESP和LEDA产品。
用于测试的合成和设计(块3016)：这里，VHDL/Verilog被翻译为网表。可以针对目标技术优化网表。此外，发生测试的设计和实施允许检查完成的芯片。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Design
Figure BDA0001226947540000403
Physical Compiler、Test Compiler、Power Complier、FPGA Compiler、TetraMAX和
Figure BDA0001226947540000404
产品。可以在该阶段发生本文所述的纳米线和2D材料带单元的使用的设计优化。
网表验证(块3018)：在该步骤中，检查网表是否符合定时约束以及是否与VHDL/Verilog源代码一致。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Formality、PrimeTime和VCS产品。
设计计划(块3020)：这里，针对定时和顶层布线构造和分析用于芯片的总体平面图。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Astro和ICCompiler产品。可以在该阶段发生基于纳米线和/或基于2D材料带的单元选择、布局和优化。
物理实施(块3022)：在该步骤中发生布局(电路元件的定位)和布线(电路元件的连接)。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括AstroRail、Primetime和Star RC/XT产品。例如使用本文所述的基于纳米线单元的纳米线单元布局和结构，可以在该阶段实施或优化基于纳米线和/或基于2D材料带的单元布局、映射和互连布置。
分析和提取(块3024)：在该步骤中，在晶体管级处验证电路功能；这又允许假设精炼。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Custom Designer、AstroRail、PrimeRail、Primetime和Star RC/XT产品。
物理验证(块3026)：在该阶段，执行各种验证功能以确保针对制造、电问题、光刻问题和电路的正确性。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Hercules产品。
下线(块3027)：该阶段提供“下线(tape-out)”数据，用于制造用于光刻使用的掩模来制造完成的芯片。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括CATS(R)系的产品。
分辨率增强(块3028)：该阶段涉及布局的几何操作以改进设计的制造性。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Proteus/Progen、ProteusAF和PSMGen产品。
掩模制备(块3030)：该阶段包括掩模数据制备和掩模本身的写入。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括CATS(R)系的产品。
本文描述的基于纳米线和/或基于2D材料带技术的实施例可在上述一个或多个阶段期间使用，例如包括阶段3016至3022和3030中的一个或多个阶段。此外，纳米线单元和2D材料带技术提供了能够实施工程更改指令EOC的灵活性，包括设计验证阶段期间的单元大小的修改。
图31A、图31B和图31C是适合于技术实施例以及技术的电路设计和电路实施例使用的计算机系统的简化框图。计算机系统3110通常包括至少一个处理器3114，其经由总线子系统3112与多个外围设备通信。这些外围设备可以包括存储子系统3124(包括存储子系统3126和文件存储子系统3128)、用户接口输入设备3122、用户接口输出设备3120和网络接口子系统3116。输入和输出设备允许用户与计算机系统3110交互。网络接口子系统3116提供网络外的接口(包括针对通信网络3118的接口)，并且经由通信网络3118耦合至其他计算机系统中的对应接口设备。通信网络3118可以包括许多互连计算机系统和通信链接。这些通信链接可以是有线链接、光学链接、无线链接或者用于信息通信的任何其他机制。虽然在一个实施例中通信网络3118是因特网，但通信网络3118可以是任何适当的计算机网络。
用户接口输入设备3122可以包括键盘、指向设备(诸如鼠标、跟踪球、触摸盘或图形表)、扫描仪、结合到显示器中的触摸屏、音频输入设备(诸如声音识别系统、麦克风)和其他类型的输入设备。通常，术语“输入设备”的使用用于包括用于在计算机系统3110中或通信网络3118上输入信息的所有可能类型的设备和方式。
用户接口输出设备3120可以包括显示子系统、打印机、传真机或者非视觉显示器(诸如音频输出设备)。显示子系统可以包括阴极射线管(CRT)、平板设备(诸如液晶显示器(LCD))、投影设备或者用于创建可视图像的一些其他机制。显示子系统还可以提供非视觉显示器，诸如经由音频输出设备。通常，术语“输出设备”的使用用于包括从计算机系统3110向用户或者向其他机器或计算机系统输出信息的所有可能类型的设备和方式。
存储子系统3124存储提供本文所述的一些或所有EDA工具的功能的基础编程和数据结构，包括至少一个单元指定利用本文描述的垂直和/或水平纳米线和/或2D材料带的并行集合的电路实施方式的纳米线单元库，以及应用于开发用户库的单元以及使用库的物理和逻辑设计的工具。这些软件模块通常由处理器3114来执行。
存储子系统3126通常包括多个存储器，该多个存储器包括用于存储程序执行期间的指令和数据的主随机存取存储器(RAM)3130以及存储固定指令的只读存储器(ROM)3132。文件存储子系统3128提供用于程序和数据文件的持久存储器，并且可以包括硬盘驱动器、与相关的可移动介质一起的软盘驱动器、CD-ROM驱动器、光学驱动器或者可移除介质盒。实施特定实施例的功能的数据库和模块可以由文件存储子系统3128来存储。
总线子系统3112提供了用于使计算机系统3110的各种部件和子系统根据需要相互通信的机制。尽管总线子系统3112被示意性示为单个总线，但总线子系统的可选实施例可以使用多个总线。
计算机系统3110本身可以是各种类型，包括个人计算机、便携式计算机、工作站、计算机端子、网络计算机、电视机、大型机或者任何其他数据处理系统或用户设备。由于计算机和网络的常变特性，图31A中所示的计算机系统3110的描述仅用作示出优选实施例的目的的具体示例。计算机系统3110的许多其他结构也是可以的，其具有比图31A所示计算机系统更多或更少的部件。
图31B示出了与文件存储子系统3128和/或网络接口子系统3116相关联的诸如非暂态、计算机可读数据存储介质的存储器3140，并且可以包括指定电路设计的数据结构，包括来自纳米线和/或2D材料带单元库的单元或者其他基于纳米线的单元或基于2D材料带的单元。在其他实施例中，存储器3140存储单元库，其包括使用灵活的纳米线和/或2D材料带单元结构实施的单元。存储器3140可以是硬盘驱动器、软盘、CD-ROM、光学介质、可移除介质盒或者以易失性或非易失性形式存储计算机可读数据的其他介质。存储器3140被示为存储电路设计3180，例如包括实施单元或宏单元的电路的几何特征的描述，其包括利用本文描述的纳米线技术创建的一个或多个纳米线块单元。
图31C是表示利用所述技术创建的集成电路3190的块，其包括一个或多个纳米线单元、一个或多个2D材料带单元和/或从纳米线单元库中选择的单元。
图32是用于设计用户单元库的纳米线或2D材料单元的处理的简化流程图。例如，可以通过由单元设计者用于创建单元库的交互式软件工具来执行该方法。步骤的顺序可以根据具体设计来修改。根据简化流程图，选择包括在单元库中的基础单元(3200)。这种基础单元可以是上述反相器、触发器、逻辑门、逻辑块或其他单元结构。基础单元可以由类似于图3A-3B或图4A-4B的结构组成，其中，在根据目标制造处理或目标制造处理可用的参数集合内，p沟道纳米线或2D材料带的行的数量、p沟道纳米线或2D材料带的层的数量、n沟道纳米线或2D材料带的行的数量以及n沟道纳米线或2D材料带的层的数量是可选择参数。
在其他示例中，用户可以指定单元特性，诸如导通状态时的晶体管的导电率或者单元的驱动能力。设计工具可以使用用户指定特性来确定单元特征，包括p沟道纳米线或2D材料带的行和层的数量以及n沟道纳米线或2D材料带的行和层的数量。用户输入可以指定或提供用于确定其他特征的输入，例如包括栅极尺寸以及与单元中的对象的形状和位置相关的特征(例如，单元边界、供电导体的位置和宽度、栅极、有源区)等(3201)。
基础单元输入可以包括finFET单元的规范，并且在根据目标制造处理或目标制造处理可用的参数集合内，鳍和基础单元中包括鳍的晶体管的配置可用于确定的p沟道纳米线或2D材料带的行的数量、p沟道纳米线或2D材料带的层的数量、n沟道纳米线或2D材料带的行的数量以及n沟道纳米线或2D材料带的层的数量是可选择参数。在该实施例中，利用由本文所述的纳米线或2D材料带的使用提供的电路调整的粒度，处理将具有特定晶体管(其具有包括多个并行配置的多个鳍的沟道)转换为转换电路，转换电路用转换晶体管替代特定晶体管，其中，转换晶体管具有包括并行配置的纳米线或2D材料带的多个堆叠件的沟道。
然后，图案化栅极导体层被指定以在覆盖将用于单元中的晶体管的纳米线的集合的行中形成栅极(3202)。然后，图案化导体层被指定，以建立适当的互连件，优选包括具有以列布置的具有的层以及具有以行布置的导体的层(3203)。多个图案化导体层包括供电导体。然后，指定层间连接件，以在一个或多个图案化导体层中定位纳米线或2D材料带、栅极导体、纳米线互连件或2D材料带互连件和导体之间的连接件(3204)。
创建用于单元库中的实体的机器可读规范的处理可以包括执行提取处理以限定电路的物理特性和行为，诸如定时参数(如延迟)、输入和输出电容、增益、面积等。提取处理可以使用结合图29提到的电子设计自动化工具来执行(3205)。在该方法中产生的规范可以包括使用表示包括纳米线或2D材料带的元件的指定几何形状的开放架构系统交换标准OASIS格式或图形数据系统GDS II格式文件在可执行文件中实施的布局文件。规范可以包括可执行自由定时文件格式(.lib)或另一计算机可指定格式的定时文件。可以使用规范在计算机可读存储器中创建和存储用于单元库的实体，其中，实体包括计算机可读规范。
然后，指定单元被存储为用于集成电路设计的单元库中的实体(3206)。可通过运行布局过程的计算机来执行单元库中的实体中的规范，以控制利用其他电路或部件对电路的物理布局。
如此，该说明书上下文中的电路的机器可读规范包括元件的功能结构，诸如层级结构以及与应用程序接口(API)匹配的结构，需要用于被用于从网表映射单元的工具、用于布局和布线的工具、用于优化的工具和/或制造集成电路和利用该电路的集成电路设计的制造中涉及的其他工具执行。
处理可以重复以限定用作集成电路中的构建块的大量电路。电路的规范可用于生成单元库，其包括实施不同的功能和性能规范的大量单元。此外，可以实施单元库，其中多个实体指定共同电路结构的实施，诸如图10B所示的NAND门电路。使用纳米线或2D材料带指定共同NAND门电路的每个实体都可以与用于特定晶体管或用于特定互连件的纳米线或2D材料带具有不同的数量。例如，图10B的电路结构中的特定晶体管633可以在单元库的一个实体中具有九个纳米线的集合，并且在单元库的另一实体中具有10个纳米线的集合。
图33是可实施为由如图31A、图31B和图31C的系统执行的逻辑的代表性设计自动化处理的流程图，包括具有使用本文描述的至少一个纳米线单元和/或至少一个2D材料带单元实施的单元的纳米线或2D材料带单元库。根据该处理的第一步骤，在数据处理系统中遍历限定电路描述(诸如网表)的数据结构(3300)。通过数据处理系统访问存储在与数据处理系统耦合的数据库或其他计算机可读介质中的单元库(其包括本文所述的纳米线或2D材料带)，并且用于使库中的单元与电路描述的元件匹配(3301)。基于其他部件和电路并且基于关于其他部件和电路的估计，可以使用单元库中的可执行结构和定时规范来执行定时分析(3302)。然后，匹配的单元针对集成电路布局进行布局和布线(3303)。接下来，执行设计验证和测试(3304)。最后，可以修改纳米线单元以优化用于电路的定时或电源规范(3305)。纳米线或2D材料带单元的修改可以包括导致图案化导体层中以及层间连接件的图案中的导体的改变的掩模改变，从而改变用于特定晶体管的纳米线或2D材料带的数量。可以在一些情况下完成这些改变而不改变被单元占用的集成电路上的面积。
上文描述的纳米线或2D材料带单元架构可用于创建灵活的库，其包括满足不同功能规范的多个纳米线或2D材料带单元。
通常，纳米线或2D材料带单元灵活的库的创建使用本文描述的架构来实现。在这种库中，标准单元可以由“软宏”组成，其可以利用一些灵活性来构成以得到它们下方元件的精确位置或用于实施的纳米线的精确数量。不同于平面CMOS结构(其中，用于单元的修改或调整的粒度是整个晶体管)，在本文描述的纳米线或2D材料带单元架构中，粒度可以是单个纳米线或2D材料带。
库可以包括多个纳米线或2D材料带单元，其开发单元中的可用纳米线或2D材料带选项的子集，为不需要改变布局中由单元消费的布局面积的优化过程留下空间。
以下表示提供了具有多个实体的纳米线单元库的组织的启发式表示。可选实施例可以包括库中的2D材料带单元。在表格中示出了可包括在实体中的计算机可读形式的一些信息。
Figure BDA0001226947540000471
Figure BDA0001226947540000481
在由上述表格表示的单元库中，具有包括NAND-1和NAND-1的NAND单元的实体的集合。指定NAND单元的实体集合中的实体可以指定用于NAND单元的共同电路结构的功能电路。指定具有共同电路结构的功能电路的集合中的实体指定以相同方式互连的相同数量的晶体管的实施。实体与本文所述不同的可以是用于特定晶体管的并行纳米线或2D材料带的数量。因此，对于实体NAND-1，指定的n沟道晶体管T1具有沟道，其包括在3层且每层3个堆叠件中布置的9个并行纳米线的集合。指定的p沟道晶体管T2具有沟道，其包括在3层且每层4个堆叠件中布置的12个并行纳米线的集合。指定的n沟道晶体管T3具有沟道，其包括在3层且每层2个堆叠件中的布置的6个并行纳米线。对于实体NAND-2，指定的n沟道晶体管T1具有沟道，其包括在5层且每层2个堆叠件中布置的10个并行纳米线的集合。指定的p沟道晶体管T2具有沟道，其包括在6层的2个堆叠件中布置的12个并行纳米线的集合。指定的n沟道晶体管T3具有沟道，其包括在2层且每层4个堆叠件中布置的8个并行纳米线，并且4个堆叠件中的一个中的纳米线由宽度大于其高度两倍(“2X宽度”)的纳米线组成。用于特定单元的实体集合中的实体与特定晶体管的沟道的不同可以为并行纳米线或2D材料带的数量。可选地，用于特定单元的实体集合中的实体与单元内的特定互连件的不同可以为用于其的并行纳米线或2D材料带的数量。
例如，实体包括指定电路的物理实施的结构特征的计算机可读参数，诸如用于电路结构中的材料的每一层的结构元件的几何布局文件，其可以使用计算机程序语言(诸如GDS II)来实施。
实体还包括指定用于在利用其他电路或布局放置时仿真电路的物理实施的定时特性的参数的计算机可读参数。例如，单元可以包括自由定时文件(即，.lib文件)，其包含与单元相关联的计算机可读定时、延迟和电源参数。使用指定单元的结构特征的机器可读参数，这些定时参数可以通过在各种情况下进行单元的SPICE(以集成电路为重点的仿真程序)仿真来得到。可以根据由用户提供的性能规范来选择单元库中的实体，以满足电路设计中的元件，诸如网表。
此外，实体可以限定或用于限定用于每个单元或宏单元并且用于结合单元或宏单元的电路的光刻掩模层。然后，可由计算机程序使用规范来用于产生掩模的集合，用于实施为电路设计选择的单元或宏单元的制造处理。
因此，实体具有运行布局过程的计算机的结果的功能控制以利用其他电路或部件控制电路的物理布局。基于关于与其他单元的接近的假设以及单元和其他部件之间的互连件的电容，布局过程利用实体来估计由实体指定的单元的面积和定时行为。布局过程利用该估计来利用电路设计的其他单元进行单元的布局，将在交互式处理中用于确定单元之间的互连件的最终方式和布线。
由表格表示的单元库还包括指定NOR单元的实体的集合以及指定缓冲器或反相器的实体的集合。NOR单元的集合中的实体共同具有相同的电路结构，其中差别在于用于单元内的各个部件的并行纳米线的数量。类似地，缓冲器或反相器单元的集合中的实体共同具有相同的电路结构，差别在于用于单元内的各个部件的并行纳米线或2D材料带的数量。
单元库还包括指定SRAM宏单元的实体，其中，宏单元由多个单位单元和单位单元之间的连接件组成。对于SRAM宏单元，单位单元可以是6晶体管存储元件。用于单位单元内的各个晶体管的纳米线或2D材料带的数量可以针对优化单位单元的性能的目的来调整。SRAM宏单元可以在用于单位单元之间的连接件的位线的形式方面不同。因此，SRAM ARRAYMACROCELL(阵列宏单元)可以指定与水平纳米线晶体管互连的图案化技术层以用作位线。如上文结合单元所讨论的，布局过程可以利用宏单元以及宏单元的单位单元的结构和定时参数。
虽然通过上文详述的优选实施例和示例公开了本发明，但应该理解，这些示例是用于说明性的而非限制的目的。本领域技术人员可以预期修改和组合，并且修改和组合将包括在本发明的精神和随附权利要求书的范围内。

Claims (26)

1.一种计算机系统，用于处理电路设计的计算机实施表示，所述计算机系统包括：
处理器和耦合至所述处理器的存储器，所述存储器存储可由所述处理器执行的指令，包括从单元库中选择单元的指令；
所述单元库包括用于多个单元的实体，所述单元库中的实体包括计算机可执行语言中的特定单元的规范；以及
所述单元库中的至少一个实体包括电路的物理结构和定时参数的规范，所述电路包括：
第一晶体管，
第二晶体管，和
局部互连件，在所述单元库中的所述实体内将所述第一晶体管的端子连接至所述第二晶体管的端子，所述局部互连件包括并行布置的一个或多个纳米线或2D材料带，
其中所述局部互连件的所述一个或多个纳米线或2D材料带包括设置在多个堆叠件中的纳米线或2D材料带的集合，所述集合中的纳米线包含适用于互连操作的掺杂浓度。
2.根据权利要求1所述的计算机系统，其中所述局部互连件的所述一个或多个纳米线或2D材料带相对于衬底的表面水平设置。
3.根据权利要求1所述的计算机系统，其中所述第一晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第二集合。
4.根据权利要求1所述的计算机系统，其中所述第一晶体管被配置用于n沟道操作，并且所述第二晶体管被配置用于p沟道操作。
5.根据权利要求1所述的计算机系统，其中所述一个或多个纳米线或2D材料带中的纳米线或2D材料带具有小于10纳米的最小尺寸。
6.根据权利要求1所述的计算机系统，其中所述一个或多个纳米线或2D材料带中的纳米线或2D材料带具有与纳米线或2D材料带的纵轴正交的高度和宽度，并且所述宽度等于或大于所述高度的两倍。
7.根据权利要求1所述的计算机系统，其中所述第一晶体管所具有的沟道包括并行布置且相对于衬底的表面水平设置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置且相对于所述衬底的表面水平设置的纳米线或2D材料带的第二集合，其中所述局部互连件的所述一个或多个纳米线或2D材料带设置在所述衬底的表面与纳米线的所述第一集合和所述第二集合之间。
8.根据权利要求1所述的计算机系统，其中所述第一晶体管所具有的沟道包括并行布置且相对于衬底的表面垂直设置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置且相对于所述衬底的表面垂直设置的纳米线或2D材料带的第二集合，其中所述局部互连件的所述一个或多个纳米线或2D材料带设置在纳米线的所述第一集合和所述第二集合与所述衬底的表面之间。
9.根据权利要求1所述的计算机系统，其中，
所述指令还包括利用所述至少一个实体中的规范来确定所述单元的物理布局的逻辑。
10.一种计算机程序产品，包括：
存储设备，其上存储有单元的机器可读规范，所述单元的规范包括指定电路的物理实施的结构特征的计算机可读参数，所述规范可由计算机执行，所述计算机运行布局过程以控制所述电路与其他电路或部件的物理布局，所述电路包括：
第一晶体管，
第二晶体管，以及
局部互连件，在所述单元中的所述电路内将所述第一晶体管的端子连接至所述第二晶体管的端子，所述局部互连件包括并行布置的一个或多个纳米线或2D材料带，
其中所述局部互连件的所述一个或多个纳米线或2D材料带包括设置在多个堆叠件中的纳米线或2D材料带的集合，所述集合中的纳米线包含适用于互连操作的掺杂浓度。
11.根据权利要求10所述的计算机程序产品，其中所述局部互连件的所述一个或多个纳米线或2D材料带相对于衬底的表面水平设置。
12.根据权利要求10所述的计算机程序产品，其中所述第一晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第二集合。
13.根据权利要求10所述的计算机程序产品，其中所述第一晶体管被配置用于n沟道操作，并且所述第二晶体管被配置用于p沟道操作。
14.根据权利要求10所述的计算机程序产品，其中所述一个或多个纳米线或2D材料带中的纳米线或2D材料带具有小于10纳米的最小尺寸。
15.根据权利要求10所述的计算机程序产品，其中所述一个或多个纳米线或2D材料带中的纳米线或2D材料带具有与纳米线或2D材料带的纵轴正交的高度和宽度，并且所述宽度等于或大于所述高度的两倍。
16.根据权利要求10所述的计算机程序产品，其中所述第一晶体管所具有的沟道包括并行布置且相对于衬底的表面水平设置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置且相对于所述衬底的表面水平设置的纳米线或2D材料带的第二集合，其中所述局部互连件的所述一个或多个纳米线或2D材料带设置在所述衬底的表面与纳米线的所述第一集合和所述第二集合之间。
17.根据权利要求10所述的计算机程序产品，其中所述第一晶体管所具有的沟道包括并行布置且相对于衬底的表面垂直设置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置且相对于所述衬底的表面垂直设置的纳米线或2D材料带的第二集合，其中所述局部互连件的所述一个或多个纳米线或2D材料带设置在纳米线的所述第一集合和所述第二集合与所述衬底的表面之间。
18.一种用于设计电路的方法，包括：
指定包括第一晶体管、第二晶体管和局部互连件的电路，以形成电路结构的机器可读规范，所述局部互连件在所述电路中将所述第一晶体管的端子连接至所述第二晶体管的端子，所述局部互连件包括并行布置的一个或多个纳米线或2D材料带；
执行利用电路结构的所述机器可读规范来在与其他电路或部件布局时确定用于仿真所述电路的物理实施的定时特性的参数的过程；
创建包括所述参数的单元的机器可读规范，所述规范可由计算机执行，所述计算机运行布局过程以控制所述电路与其他电路或部件的物理布局；以及
在计算机可读存储器中存储所述单元的所述机器可读规范，
其中所述局部互连件的所述一个或多个纳米线或2D材料带包括设置在多个堆叠件中的纳米线或2D材料带的集合，所述集合中的纳米线包含适用于互连操作的掺杂浓度。
19.根据权利要求18所述的方法，其中所述局部互连件的所述一个或多个纳米线或2D材料带相对于衬底的表面水平设置。
20.根据权利要求18所述的方法，其中所述第一晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第二集合。
21.根据权利要求18所述的方法，其中所述第一晶体管被配置用于n沟道操作，并且所述第二晶体管被配置用于p沟道操作。
22.根据权利要求18所述的方法，其中所述一个或多个纳米线或2D材料带中的纳米线或2D材料带具有小于10纳米的最小尺寸。
23.根据权利要求18所述的方法，其中所述一个或多个纳米线或2D材料带中的纳米线或2D材料带具有与所述纳米线或2D材料带的纵轴正交的高度和宽度，并且所述宽度等于或大于所述高度的两倍。
24.根据权利要求18所述的方法，其中所述第一晶体管所具有的沟道包括并行布置且相对于衬底的表面水平设置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置且相对于所述衬底的表面水平设置的纳米线或2D材料带的第二集合，其中所述局部互连件的所述一个或多个纳米线或2D材料带设置在所述衬底的表面与纳米线的所述第一集合和所述第二集合之间。
25.根据权利要求18所述的方法，其中所述第一晶体管所具有的沟道包括并行布置且相对于衬底的表面垂直设置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置且相对于所述衬底的表面垂直设置的纳米线或2D材料带的第二集合，其中所述局部互连件的所述一个或多个纳米线或2D材料带设置在纳米线的所述第一集合和所述第二集合与所述衬底的表面之间。
26.根据权利要求18所述的方法，包括在布局过程中使用所述单元的所述机器可读规范。
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