CN106655756A - 电压生成电路 - Google Patents

Abstract

本申请提供一种电压生成电路，包括：电荷泵电路，其包括级联的至少两个电荷泵单元，其中，每个电荷泵单元都至少包括一个输出晶体管，该输出晶体管用于将该电荷泵单元产生的电压从输出端输出，并且，该输出晶体管的栅极通过第一电容与该电荷泵单元的输出控制时钟连接，该输出控制时钟经由输出晶体管在输出端产生时钟馈通电荷；以及时钟馈通抑制电路，其数量至少为一个，每一个时钟馈通抑制电路连接于相应的电荷泵单元的输出控制时钟与输出端之间，用于根据电荷泵单元的输出控制时钟，在电荷泵单元的输出端产生时钟馈通抑制电荷，时钟馈通抑制电荷与时钟馈通电荷的电性相反。本申请可抑制电荷泵电路中的时钟馈通效应。

Description

电压生成电路

技术领域

本申请涉及微电子技术领域，尤其涉及一种电压生成电路。

背景技术

在微电子电路设计中，电源管理技术是系统中必不可少的一部分。由于外部电源给内部电路供电时，外部电源提供单一电压，而内部系统中各电路模块因为工作状态不同和要实现的功能的不同，需要有不同的供电电压。

对单一电压的升压电路、降压电路、甚至正电压生成负电压电路的电压生成及管理就成为电源技术需要解决的问题。常用的电源管理模块中，负电压生成电路是用电荷泵电路实现的，电荷泵利用电容两端电压不突变原理。

图1是常见的负电压生成电路的一个结构示意图，该负电压生成电路可以是负电荷泵电路，如图1所示，该负电荷泵电路100可以包括级联的至少2个电荷泵单元101，每个电荷泵单元101都可以至少包括一个输出晶体管M1，该输出晶体管M1用于将该电荷泵单元101产生的电压从输出端M1O输出，并且，该输出晶体管M1的栅极可以通过第一电容C1与该电荷泵单元101的输出控制时钟CKi连接，其中i是自然数。

如图1所示，各级的输出控制时钟CKi可以具有一定的相位差，例如，CKi和CK(i-1)的相位差可以是180度，即二者始终反向。在每一级电荷泵单元101中，电压都会被降低一定程度，而前一级(例如，第i-1级)电荷泵单元101的输出端M1O可以连接到后一级(例如，第i级)电荷泵单元101的输入端，因此，通过级联的方式，将电压逐渐降低到需要的电压。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

本申请的发明人发现，在现有的电荷泵电路中，容易产生时钟馈通效应，使得电荷泵电路的输出电压出现纹波，该纹波将影响电荷泵电路的输出电压的准确性。

例如，在图1的负电荷泵电路中，在每一个电荷泵单元101中，输出控制时钟CKi经由输出晶体管M1在输出端产生时钟馈通电荷Q1，该时钟馈通电荷会使输出端的电压产生纹波，并且，每一级电荷泵单元101的输出都会具有该纹波。

图2是在时钟馈通效应的影响下负电荷泵电路各级的输出电压波形示意图，如图2所示，负电荷泵电路各级的输出电压都具有锯齿状的纹波201。

本申请提供一种电压生成电路，可抑制电荷泵电路中的时钟馈通效应，该电路具有易于实现、占用芯片面积小、可靠性高、电压纹波抑制高等特点。

本申请提供一种电压生成电路，所述电压生成电路包括：

电荷泵电路，其包括级联的至少两个电荷泵单元，其中，每个电荷泵单元都至少包括一个输出晶体管，该输出晶体管用于将该电荷泵单元产生的电压从输出端输出，并且，该输出晶体管的栅极通过第一电容与该电荷泵单元的输出控制时钟连接，该输出控制时钟经由所述输出晶体管在所述输出端产生时钟馈通电荷；以及

时钟馈通抑制电路，其数量至少为一个，每一个所述时钟馈通抑制电路连接于相应的所述电荷泵单元的输出控制时钟与输出端之间，用于根据所述电荷泵单元的所述输出控制时钟，在所述电荷泵单元的输出端产生时钟馈通抑制电荷，所述时钟馈通抑制电荷与所述时钟馈通电荷的电性相反。

根据本申请实施例的另一方面，其中，所述时钟馈通抑制电路包括串联连接于相应的所述电荷泵单元的输出控制时钟与输出端之间的移相器、第二电容、以及时钟馈通抑制元件，其中：

所述移相器用于对所述输出控制时钟进行相位移动处理，

经过相位移动处理后的输出控制时钟经由所述第二电容控制所述时钟馈通抑制元件，以在所述输出端产生所述时钟馈通抑制电荷。

根据本申请实施例的另一方面，其中，所述移相器是反相器。

根据本申请实施例的另一方面，其中，所述时钟馈通抑制元件是至少一个PMOS晶体管，并且，所述PMOS晶体管的栅极经由所述第二电容与所述经过相位移动处理后的输出控制时钟连接，所述PMOS晶体管的源极和漏极与所述输出端连接。

根据本申请实施例的另一方面，其中，所述时钟馈通抑制元件是两个以上的PMOS，所述至少两个以上的PMOS通过并联和/或串联的形式连接于所述第二电容与所述输出端之间。

根据本申请实施例的另一方面，其中，在所述电荷泵电路的每个电荷泵单元的输出控制时钟与输出端之间，都连接一个所述时钟馈通抑制电路。

本申请的有益效果在于：本申请的电压生成电路，可抑制电荷泵电路中的时钟馈通效应，该电路具有易于实现、占用芯片面积小、可靠性高、电压纹波抑制高等特点。

参照后文的说明和附图，详细公开了本申请的特定实施方式，指明了本申请的原理可以被采用的方式。应该理解，本申请的实施方式在范围上并不因而受到限制。在所附权利要求的精神和条款的范围内，本申请的实施方式包括许多改变、修改和等同。

针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。

应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。

附图说明

所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1是常见的负电压生成电路的一个结构示意图；

图2是在时钟馈通效应的影响下负电荷泵电路各级的输出电压波形示意图；

图3是本申请的电压生成电路的一个结构示意图；

图4是本申请针对晶体管M1和M2的等效电路图；

图5是不设置时钟馈通抑制电路前后，从电荷泵电路每一级输出的电压波形。

具体实施方式

参照附图，通过下面的说明书，本申请的前述以及其它特征将变得明显。在说明书和附图中，具体公开了本申请的特定实施方式，其表明了其中可以采用本申请的原则的部分实施方式，应了解的是，本申请不限于所描述的实施方式，相反，本申请包括落入所附权利要求的范围内的全部修改、变型以及等同物。

实施例1

本申请实施例1提供一种电压生成电路。图3是该电压生成电路的一个结构示意图，如图3所示，该电压生成电路300可以包括电荷泵电路301以及时钟馈通抑制电路302。

其中，该电荷泵电路301可以包括级联的至少2个电荷泵单元3011，每个电荷泵单元3011都可以至少包括一个输出晶体管M1，该输出晶体管M1用于将该电荷泵单元3011产生的电压从输出端M1O输出，并且，该输出晶体管M1的栅极可以通过第一电容C1与该电荷泵单元3011的输出控制时钟CKi连接，其中i是自然数。

如图3所示，各级的输出控制时钟CKi可以具有一定的相位差，例如，CKi和CK(i-1)的相位差可以是180度，即二者始终反向。在每一级电荷泵单元3011中，电压都会被降低一定程度，而前一级(例如，第i-1级)电荷泵单元3011的输出端M1O可以连接到后一级(例如，第i级)电荷泵单元3011的输入端，因此，通过级联的方式，将电压逐级变化，直到需要的电压。

在本实施例中，各电荷泵单元3011的输出控制时钟可以经由输出晶体管M1在输出端M1O产生时钟馈通电荷Q1。

关于电荷泵电路301的工作原理，可以参考现有技术，本实施例不再赘述。

在图3中，该电荷泵电路301可以是负电荷泵电路，但本实施例并不限于此，该电荷泵电路301也可以是正电荷泵电路。

在本实施例中，时钟馈通抑制电路302的数量至少为一个，每一个所述时钟馈通抑制电路302可以连接于相应的电荷泵单元3011的输出控制时钟CKi与输出端M1O之间，用于根据该电荷泵单元3011的输出控制时钟CKi，在该电荷泵单元3011的输出端M1O产生时钟馈通抑制电荷Q2，该时钟馈通抑制电荷Q2与时钟馈通电荷Q1的电性相反，由此，可以通过时钟馈通抑制电荷Q2来部分或全部抵消时钟馈通电荷Q1，以抑制由时钟馈通电荷Q1产生的纹波电压。

如图3所示，在本实施例中，时钟馈通抑制电路302可以包括串联连接于相应的电荷泵单元3011的输出控制时钟CKi与输出端M1O之间的移相器3021、第二电容C2、以及时钟馈通抑制元件3022。

在本实施例中，移相器3021用于对输出控制时钟CKi进行相位移动处理，并且，经过相位移动处理后的输出控制时钟经由第二电容C2控制时钟馈通抑制元件3022，以在输出端M1O产生时钟馈通抑制电荷Q2。

在本实施例中，移相器3021例如可以是反相器，因此，经过移相器3021进行移相处理后的时钟与原输出控制时钟相位差为180度。当然，本实施例并不限于此，该移相器3021所移动的相位也可以是其它值。

在本实施例中，如图3所示，时钟馈通抑制元件3022可以是一个PMOS晶体管M2，并且，该PMOS晶体管M2的栅极经由第二电容C2与经过相位移动处理后的输出控制时钟连接，并且PMOS晶体管M2的源极和漏极可以与输出端连接。

在本实施例中，可以通过调整晶体管M2的尺寸，来调整时钟馈通抑制电荷Q2的数量，从而使馈通抑制电荷Q2抵消时钟馈通电荷Q1。

图4是针对晶体管M1和M2的等效电路图，如图4所示，M1的栅极连接输出控制时钟CKi，其电压峰值为Vcki，M1的栅极和源极之间的单位面积等效电容为Cov，M1的源极面积为W1；M2的栅极连接输出控制时钟CKi的反相信号，即-CKi，其电压峰值为V-cki，M2的栅极和源极之间的单位面积等效电容以及栅极和漏极之间的单位面积等效电容均为Cov，M2的源极和漏极的面积均为W2；Vi和Vo分别是该级电荷泵单元3011的输入电压和输出电压。

图4所示的等效电路图中，为了消除在输出电压Vo上叠加的纹波电压，需要满足如下的公式:

-Vck W1Cov/(W1Cov+CL+2W2Cov)+Vck2W2Cov/(W1Cov+CL+2W2Cov)＝0

因此，可以根据上述公式来设置晶体管M2的源极和漏极的面积W2，从而使馈通抑制电荷Q2抵消时钟馈通电荷Q1。

在本实施例中，时钟馈通抑制元件3022也可以是两个以上的PMOS，其中每一个PMOS的源极和漏极可以连接在一起，由此形成并联的电容；并且，该两个以上的PMOS可以通过并联和/或串联的形式连接于第二电容C2与输出端之间。在本实施例中，可以通过调整每个PMOS的尺寸和/或改变PMOS之间连接关系的方式，使得在输出端产生的馈通抑制电荷Q2抵消时钟馈通电荷Q1。

在本实施例中，时钟馈通抑制元件3022并不限于PMOS及其组合，也可以是其它的元件。

在本实施例中，虽然如图3所示，在电荷泵电路的最后一级电荷泵单元3011设置有时钟馈通抑制电路302，但本实施例并不限于此，可以将时钟馈通抑制电路302设置于任何一级电荷泵单元3011的输出控制时钟与输出端之间，例如，可以在电荷泵电路的每一级电荷泵单元3011中，都在输出控制时钟与输出端之间连接一个时钟馈通抑制电路。

图5不设置时钟馈通抑制电路前后，从电荷泵电路301的每一级输出的电压波形，其中，(A)是不设置时钟馈通抑制电路的情况，(B)是设置了时钟馈通抑制电路的情况，(C)时钟馈通抑制电荷Q2在每一级输出端所引起的电压。

如图5所示，通过设置时钟馈通抑制电路，能够抑制时钟馈通效应引起的纹波电压，改善了电荷泵电路每一级的输出电压。

以上结合具体的实施方式对本申请进行了描述，但本领域技术人员应该清楚，这些描述都是示例性的，并不是对本申请保护范围的限制。本领域技术人员可以根据本申请的精神和原理对本申请做出各种变型和修改，这些变型和修改也在本申请的范围内。

Claims (6)

1.一种电压生成电路，其特征在于，所述电压生成电路包括：

电荷泵电路，其包括级联的至少两个电荷泵单元，其中，每个电荷泵单元都至少包括一个输出晶体管，该输出晶体管用于将该电荷泵单元产生的电压从输出端输出，并且，该输出晶体管的栅极通过第一电容与该电荷泵单元的输出控制时钟连接，该输出控制时钟经由所述输出晶体管在所述输出端产生时钟馈通电荷；以及

时钟馈通抑制电路，其数量至少为一个，每一个所述时钟馈通抑制电路连接于相应的所述电荷泵单元的输出控制时钟与输出端之间，用于根据所述电荷泵单元的所述输出控制时钟，在所述电荷泵单元的输出端产生时钟馈通抑制电荷，所述时钟馈通抑制电荷与所述时钟馈通电荷的电性相反。

2.如权利要求1所述的电压生成电路，其特征在于，所述时钟馈通抑制电路包括串联连接于相应的所述电荷泵单元的输出控制时钟与输出端之间的移相器、第二电容、以及时钟馈通抑制元件，其中：

所述移相器用于对所述输出控制时钟进行相位移动处理，

经过相位移动处理后的输出控制时钟经由所述第二电容控制所述时钟馈通抑制元件，以在所述输出端产生所述时钟馈通抑制电荷。

3.如权利要求2所述的电压生成电路，其特征在于，

所述移相器是反相器。

4.如权利要求2所述的电压生成电路，其特征在于，

所述时钟馈通抑制元件是至少一个PMOS晶体管，并且，所述PMOS晶体管的栅极经由所述第二电容与所述经过相位移动处理后的输出控制时钟连接，所述PMOS晶体管的源极和漏极与所述输出端连接。

5.如权利要求4所述的电压生成电路，其特征在于，

所述时钟馈通抑制元件是两个以上的PMOS，所述至少两个以上的PMOS通过并联和/或串联的形式连接于所述第二电容与所述输出端之间。

6.如权利要求1所述的电压生成电路，其特征在于，

在所述电荷泵电路的每个电荷泵单元的输出控制时钟与输出端之间，都连接一个所述时钟馈通抑制电路。