CN106647916B - 高阶温度补偿带隙基准电压源 - Google Patents

高阶温度补偿带隙基准电压源 Download PDF

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Abstract

本发明揭示了一种高阶温度补偿带隙基准电压源，属于模拟集成电路技术领域。所述高阶温度补偿带隙基准电压源包括：电流偏置模块、正温度系数产生模块和基准电压输出模块，其中：电流偏置模块用于产生正温度系数的电流；正温度系数产生模块用于对正温度系数的电流进行镜像，利用镜像后的电流产生正温度系数；基准电压输出模块用于根据正温度系数产生模块产生的正温度系数产生基准电压。本发明通过引入失调使得在正温度系数ΔVBE的表达式中出现与温度相关的高阶项，来抵消VBE表达式中与温度有关的负的高阶项对基准输出的影响的带隙基准电路，相比传统带隙基准电压源可以更好的减小基准电压的温度系数，提高了输出精度。

Description

高阶温度补偿带隙基准电压源
技术领域
本发明涉及模拟集成电路技术领域，特别涉及一种高阶温度补偿带隙基准电压源。
背景技术
在模拟以及混合信号等集成电路的设计中，带隙基准电压源是一个极其重要的模块。它为比较器，运放，偏置等其它电路模块提供一个不随温度和电源变化的参考电位。其稳定性以及输出值随温度变化的特性的优劣，会大大影响整体电路系统的性能。在模数和数模转换器、传感器、电源管理控制器等各种高精度测量仪表中，它直接决定系统的性能和精度。
现有的带隙基准电压的产生方式是通过将一个具有负温度系数的电压与一个具有正温度系数的电压按一定比例进行叠加而获得。其中负温度系数电压可以利用三极管基极与发射极电压(VBE)具有负温度系数的特性获得。正温度系数的电压可以利用两个三极管工作在不相等的电流密度下，它们的基极与发射极的压差(ΔVBE)与绝对温度成正比的特性获得。具体实现见图1，第一PMOS管MP1’、第二PMOS管MP2’、第三PMOS管MP3’的宽长比相同，第一电阻的阻值为R1’、第二电阻的电阻为R2’，利用运放对其输入端的钳位特性确保第一节点X与第二节点Y电压值相等，因此带隙基准电压(VREF)：
但由于以下两点的存在使的传统带隙基准电压的温度系数太大，不能满足高精度应用的要求：
由半导体物理理论可知三极管的VBE的具体表达式为：
其中VG0代表绝对零温时的基准电压。VBE0代表温度为是T0时的基极与发射极压差。η为由具体工艺所确定的参数，VT为热电压，其与温度成正比。
2、两个工作在不同电流密度下的三极管的VBE的差值(ΔVBE)的表达式为：
其中IC1与IC2代表两个不同三极管的集电极电流，IS代表三极管发射极的饱和反偏电流，k代表玻尔兹曼常数，q代表电子电荷。
从(1.2)式中可以看出VBE的表达式除了包含温度的负的一次函数的第二项以外，第二和第三项会使VBE的表达式含有温度的负的高阶项。而从(1.3)式中可知ΔVBE的表达式为温度的正的一次函数。
因此在传统的带隙结构中，仅仅能消除与温度有关的一次项部分对基准电压的影响。由于VBE的温度系数不固定，因此随着温度的变化，基准电压值也会变化，不能满足高精度和大温度范围的应用。
发明内容
为了解决相关技术中基准电压值会随温度而变化，不能满足高精度和大温度范围的应用的问题，本发明提供一种高阶温度补偿带隙基准电压源。所述技术方案如下：
该高阶温度补偿带隙基准电压源包括：电流偏置模块、正温度系数产生模块和基准电压输出模块，其中：电流偏置模块用于产生正温度系数的电流；正温度系数产生模块用于对正温度系数的电流进行镜像，利用镜像后的电流产生正温度系数；基准电压输出模块用于根据正温度系数产生模块产生的正温度系数产生基准电压。
可选的，电流偏置模块包括：第一PMOS管、第二PMOS管、第一三极管、第二三极管、第三三极管、第四三极管以及第一电阻，第一PMOS管的栅极与第一PMOS管的漏极相接，第一PMOS管的源极与VIN端相接；第二PMOS管的栅极与第一PMOS管的栅极相接，第二PMOS管的源极与VIN端相接，第二PMOS管的漏极与第二三极管的集电极相接；第一三极管的基极与第二三极管的基极相接，第一三极管的发射极与第三三极管的集电极相接，第一三极管的集电极与第一PMOS管的漏极相接；第二三极管的基极与第二三极管的集电极相接，第二三极管的发射极与第四三极管的集电极相接；第三三极管的基极与第四三极管的集电极相接，第三三极管的发射极与第一电阻的第一端相接；第四三极管的基极与第三三极管的集电极相接，第四三极管的发射极接地，第一电阻的第二端接GND；
正温度系数产生模块包括：第三PMOS管、第四PMOS管、第五三极管、第六三极管、第二电阻以及第一NMOS管，第三PMOS管的栅极与第一PMOS管的栅极相接，第三PMOS管的源极与VIN相接，第三PMOS管的漏极与第五三极管的集电极相接；第四PMOS管的栅极与第三PMOS管的栅极相接，第四PMOS管的源极接与VIN相接，第四PMOS管的漏极与第六三极管的集电极相接；第五三极管的基极与基准电压输出模块中的第四电阻的第一端相接，第五三极管的发射极与第二电阻的第一端相连，第五三极管的集电极与第三PMOS管的漏极相连；第六三极管的基极与基准电压输出模块中的第五电阻的第一端相连，第六三极管的发射极与第二电阻的第二端相连，第六三极管的集电极与第四PMOS管的漏极相连；第二电阻的第二端与第一NMOS管的漏极相连；第一NMOS管的栅极与第五三极管的集电极相连，第一NMOS管的源极接GND；
基准电压输出模块包括第五PMOS管、第六PMOS管、第三电阻、第四电阻、第五电阻、第七三极管、第八三极管、第九三极管、第十三极管第二NMOS管以及电容；第五PMOS管的栅极与第四PMOS管的栅极相连，第五PMOS管的源极接VIN，第五PMOS管的漏极与第三电阻的第一端相连；第六PMOS管的栅极与第五PMOS管的栅极相连，第六PMOS管的源极接VIN，第六PMOS管的漏极与第十三极管的集电极相连；第三电阻的第一端与第五PMOS管的漏极相连，第三电阻的第二端与第八三极管的集电极相连；第十三极管的基极与第三电阻的第一端相连，第十三极管的发射极与第五三极管的基极相连；第八三极管的基极与第三电阻的第二端相连，第八三极管的发射极与第七三极管的集电极相连；第四电阻的第一端与第十三极管的发射极相连，第四电阻的第二端与第五电阻的第一端相连；第七三极管的基极与第八三极管的发射极相连，第七三极管的发射极与第二NMOS管的漏极相连；第五电阻的第一端与第六三极管的基极相连，第五电阻的第二端与第九三极管的集电极相连；电容的第一端与第六三极管的集电极相连，电容的第二端与第二NMOS管的漏极的相连；第二NMOS管的栅极与电容的第一端相连，第二NMOS管的源极接GND；第九三极管的基极与第五电阻的第二端相连，第九三极管的发射极接GND；
第一PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的宽长比相同。
通过上述技术特征，本发明所能实现的有益效果至少为：
通过在产生ΔVBE的两个三极管的发射极之间插入一个电阻引入失调，使ΔVBE的最终表达式中出现与温度相关的正的高阶项，来最终抵消VBE表达式中与温度有关的负的高阶项，使输出基准电压相比传统带隙基准电压源具有更低的温度系数，提高其输出精度。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
图1是现有技术中提供的一种带隙基准电压源的示意图；
图2是本发明根据一示例性实施例提供的高阶温度补偿带隙基准电压源的示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
本发明实施例提出一种通过引入失调使得在正温度系数ΔVBE的表达式中出现与温度相关的高阶项，来抵消VBE表达式中与温度有关的负的高阶项对基准输出的影响的带隙基准电路。
本发明的实施例中提供的高阶温度补偿带隙基准电压源可以包括电流偏置模块、正温度系数产生模块和基准电压输出模块，其中：电流偏置模块用于产生正温度系数的电流；正温度系数产生模块用于对正温度系数的电流进行镜像，利用镜像后的电流产生正温度系数；基准电压输出模块用于根据正温度系统产生模块产生的正温度系数产生基准电压。
在一种可选的实现方式中，高阶温度补偿带隙基准电压源的电路结构可以参见图2所示，在图2中，电流偏置模块包括：第一PMOS管MP1、第二PMOS管MP2、第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4以及第一电阻R1，MP1的栅极与MP1的漏极相接，MP1的源极与VIN端相接；MP2的栅极与MP1的栅极相接，MP2的源极与VIN端相接，MP2的漏极与Q2的集电极相接；Q1的基极与Q2的基极相接，Q1的发射极与Q3的集电极相接，Q1的集电极与MP1的漏极相接；Q2的基极与Q2的集电极相接，Q2的发射极与Q4的集电极相接；Q3的基极与Q4的集电极相接，Q3的发射极与R1的第一端相接；Q4的基极与Q3的集电极相接，Q4的发射极接地，R1的第二端接GND。
正温度系数产生模块包括：第三PMOS管MP3、第四PMOS管MP4、第五三极管Q5、第六三极管Q6、第二电阻R2以及第一NMOS管MN1，MP3的栅极与MP1的栅极相接，MP3的源极与VIN相接，MP3的漏极与Q5的集电极相接；MP4的栅极与MP3的栅极相接，MP4的源极接与VIN相接，MP4的漏极与Q6的集电极相接；Q5的基极与基准电压输出模块中的第四电阻R4的第一端相接，Q5的发射极与R2的第一端相连，Q5的集电极与MP3的漏极相连；Q6的基极与基准电压输出模块中的第五电阻R5的第一端相连，Q6的发射极与R2的第二端相连，Q6的集电极与MP4的漏极相连；R2的第二端与MN1的漏极相连；MN1的栅极与Q5的集电极相连，MN1的源极接GND。
所述基准电压输出模块包括第五PMOS管MP5、第六PMOS管MP6、第三电阻R3、R4、R5、第七三极管Q7、第八三极管Q8、第九三极管Q9、第十三极管Q10、第二NMOS管MN2以及电容C1；MP5的栅极与MP4的栅极相连，MP5的源极接VIN，MP5的漏极与R3的第一端相连；MP6的栅极与MP5的栅极相连，MP6的源极接VIN，MP6的漏极与Q10的集电极相连；R3的第一端与MP5的漏极相连，R3的第二端与Q8的集电极相连；Q10的基极与R3的第一端相连，Q10的发射极与Q5的基极相连；Q8的基极与R3的第二端相连，Q8的发射极与Q7的集电极相连；R4的第一端与Q10的发射极相连，R4的第二端与R5的第一端相连；Q7的基极与Q8的发射极相连，Q7的发射极与MN2的漏极相连；R5的第一端与Q6的基极相连，R5的第二端与Q9的集电极相连；C1的第一端与Q6的集电极相连，C1的第二端与MN2的漏极的相连；MN2的栅极与C1的第一端相连，MN2的源极接GND；Q9的基极与R5的第二端相连，Q9的发射极接GND。
在电流偏置模块中，MP1、MP2、Q1、Q2、Q3、Q4、R1形成自偏置结构，产生正温电流IMP1。
由于三极管Q1与Q2的基极相连，所以有如下公式：
VB(Q1)＝VB(Q2) (2.1)
VBE(Q4)+VBE(Q1)＝IMP1×R1+VBE(Q3)+VBE(Q2) (2.2)
n1为三极管Q3与Q1的发射极面积比，n2为三极管Q2和Q4的发射极面积比。
正温系数的产生模块中MP3和MP4镜像正温电流IMP1，且MP1、MP3、MP4宽长比相同。三极管Q6和Q5的发射极面积比为n3，则有：
ΔVBE＝VBE(Q5)+IMP1×R2-VBE(Q6)＝VT×lnn3+IMP1×R2
(2.4)
基准电压输出模块中MP5和MP6镜像正温电流IMP1，且MP1、MP5、MP6宽长比相同。
则对基准输出电压VREF有：
将(2.3)式和(2.4)式代入(2.5)式可得：
对R4和R5选取具有相同温度系数的电阻，对R2选取具有正温度系数k2的电阻，对R1选取具有负温度系数k1的电阻，对(2.6)式方括号中第二项进行泰勒展开，其中R2T0和R1T0分别为电阻R2和R1在绝对零温时的阻值，则有：
从(2.7)式中可以知道此时VREF的表达式中，不仅含有与温度有关的正的一阶项，还有与温度有关的正的高阶项。因此如果合理选取n1、n2、n3的大小，电阻R1、R2的阻值以及它们的温度系数，那么不但可以完全消除VBE中与温度有关的负的一阶项和二阶项对基准输出的影响，还可以削弱VBE中与温度有关的负的高阶项对基准输出的影响。
综上所述，本发明提出的高阶温度补偿带隙基准电压源相比传统带隙基准电压源可以更好的减小基准电压的温度系数，提高其输出精度。

Claims (2)

1.一种高阶温度补偿带隙基准电压源，其特征在于，所述高阶温度补偿带隙基准电压源包括电流偏置模块、正温度系数产生模块和基准电压输出模块，其中：
所述电流偏置模块用于产生正温度系数的电流；
所述正温度系数产生模块用于对所述正温度系数的电流进行镜像，利用镜像后的电流产生正温度系数；
所述基准电压输出模块用于根据所述正温度系数产生模块产生的所述正温度系数产生基准电压。
2.根据权利要求1所述的高阶温度补偿带隙基准电压源，其特征在于，所述电流偏置模块包括：第一PMOS管、第二PMOS管、第一三极管、第二三极管、第三三极管、第四三极管以及第一电阻，所述第一PMOS管的栅极与所述第一PMOS管的漏极相接，所述第一PMOS管的源极与VIN端相接；所述第二PMOS管的栅极与所述第一PMOS管的栅极相接，所述第二PMOS管的源极与所述VIN端相接，所述第二PMOS管的漏极与所述第二三极管的集电极相接；所述第一三极管的基极与所述第二三极管的基极相接，所述第一三极管的发射极与所述第三三极管的集电极相接，所述第一三极管的集电极与所述第一PMOS管的漏极相接；所述第二三极管的基极与所述第二三极管的集电极相接，所述第二三极管的发射极与所述第四三极管的集电极相接；所述第三三极管的基极与所述第四三极管的集电极相接，所述第三三极管的发射极与所述第一电阻的第一端相接；所述第四三极管的基极与所述第三三极管的集电极相接，所述第四三极管的发射极接地，所述第一电阻的第二端接GND；
所述正温度系数产生模块包括：第三PMOS管、第四PMOS管、第五三极管、第六三极管、第二电阻以及第一NMOS管，所述第三PMOS管的栅极与第一PMOS管的栅极相接，所述第三PMOS管的源极与所述VIN相接，所述第三PMOS管的漏极与所述第五三极管的集电极相接；所述第四PMOS管的栅极与所述第三PMOS管的栅极相接，所述第四PMOS管的源极与所述VIN相接，所述第四PMOS管的漏极与所述第六三极管的集电极相接；所述第五三极管的基极与所述基准电压输出模块中的第四电阻的第一端相接，所述第五三极管的发射极与所述第二电阻的第一端相连，所述第五三极管的集电极与所述第三PMOS管的漏极相连；所述第六三极管的基极与所述基准电压输出模块中的第五电阻的第一端相连，所述第六三极管的发射极与所述第二电阻的第二端相连，所述第六三极管的集电极与所述第四PMOS管的漏极相连；所述第二电阻的第二端与所述第一NMOS管的漏极相连；所述第一NMOS管的栅极与所述第五三极管的集电极相连，所述第一NMOS管的源极接GND；
所述基准电压输出模块包括第五PMOS管、第六PMOS管、第三电阻、所述第四电阻、所述第五电阻、第七三极管、第八三极管、第九三极管、第十三极管、第二NMOS管以及电容；所述第五PMOS管的栅极与所述第四PMOS管的栅极相连，所述第五PMOS管的源极接所述VIN，所述第五PMOS管的漏极与所述第三电阻的第一端相连；所述第六PMOS管的栅极与所述第五PMOS管的栅极相连，所述第六PMOS管的源极接所述VIN，所述第六PMOS管的漏极与所述第十三极管的集电极相连；所述第三电阻的第一端与所述第五PMOS管的漏极相连，所述第三电阻的第二端与所述第八三极管的集电极相连；所述第十三极管的基极与所述第三电阻的第一端相连，所述第十三极管的发射极与所述第五三极管的基极相连；所述第八三极管的基极与所述第三电阻的第二端相连，所述第八三极管的发射极与所述第七三极管的集电极相连；所述第四电阻的第一端与所述第十三极管的发射极相连，所述第四电阻的第二端与所述第五电阻的第一端相连；所述第七三极管的基极与所述第八三极管的发射极相连，所述第七三极管的发射极与所述第二NMOS管的漏极相连；所述第五电阻的第一端与所述第六三极管的基极相连，所述第五电阻的第二端与所述第九三极管的集电极相连；所述电容的第一端与所述第六三极管的集电极相连，所述电容的第二端与所述第二NMOS管的漏极相连；所述第二NMOS管的栅极与所述电容的第一端相连，所述第二NMOS管的源极接GND；所述第九三极管的基极与所述第五电阻的第二端相连，所述第九三极管的发射极接GND；
所述第一PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的宽长比相同。
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