CN106598639B - 一种逻辑芯片的升级方法以及升级系统 - Google Patents

Abstract

本发明公开了一种逻辑芯片的升级方法，在检测到有外部设备接入时，连接器将外部设备提供的升级数据发送给所述逻辑芯片，并向开关控制电路发送第一低电平信号，以使数据缓冲器处于高阻态；逻辑芯片向所述开关控制电路发送第二高电平信号，以使数据缓冲器处于输出状态；在处于输出状态时，数据缓冲器向逻辑芯片发送主板芯片提供的升级数据。从而，在向逻辑芯片手动加载数据时，隔绝了主板芯片信号的影响。并且由于所有的操作均可以自动的完成，提高了逻辑芯片升级的效率，满足了大规模化生产的需求。同时本申请还提出了一种逻辑芯片的升级系统。

Description

一种逻辑芯片的升级方法以及升级系统

技术领域

本发明涉及通信技术领域，特别涉及一种逻辑芯片的升级方法，同时本申请还涉及一种逻辑芯片的升级系统。

背景技术

逻辑芯片(如CPLD等)程序在线升级广泛应用在单板设计中，采用在线升级的方式可以显著提高生产效率和后期维护效率，降低设备成本，并且有助于提高设备的智能化。

然而，在逻辑芯片程序在线升级的过程中，存在以下的问题：

1、为了使单板能正常工作，在单板首次上电之前需要手动给逻辑芯片加载程序，但这时主板芯片(CPU)的信号会对手动加载有干扰。对此，现有技术的解决方案是在逻辑芯片和主板芯片之间加跳线防止主板芯片的干扰。

2、主板芯片和逻辑芯片之间的数据传输，由于信号传输的时延或者主板芯片GPIO缺陷，使得JTAG信号在主板芯片和逻辑芯片之间可能存在时序不匹配的问题。对此，现有技术的做法是通过调试逻辑芯片外部的硬件电路参数，来控制信号传输的时延，进而实现JTAG信号在主板芯片和逻辑芯片之间时序的匹配。

3、如果1种主控板对应多个背板，由于各个背板间缺乏相应的标识，使得在对不同背板逻辑首次在线加载时，主控板难以正确识别背板以至于不能首次正确加载逻辑。对此，现有技术的做法是在背板上放置一些产生背板ID的电阻网络，一般是通过电阻的上下拉组合来进行区分。比如，如果有4块背板，为了区分开来，一般最少需要有占用2个主板I/O口，4个电阻组合分别为00,01,10,11。如果有N块背板，最少需要占用n根主板I/O口，且需满足2ⁿ>N。

4、随着目前主板芯片不断低压化，主板芯片的I/O口电压可能和逻辑芯片工作电压不匹配，这将会影响主板芯片与逻辑芯片的数据传输过程。对此，现有技术的做法是在主板芯片和逻辑芯片之间加上电平变换电路来使二者之间的电压达到匹配。

申请人在实现本申请的过程中，发现现有技术中至少存在以下问题：

1、在逻辑芯片和主板芯片之间加跳线来避免主板芯片信号干扰的方法，由于需要在现场操作时增加跳线，增加了操作工序，降低了升级的效率，不利于规模化的生产。

2、采用调整试逻辑芯片外部的硬件电路参数来实现主板芯片和逻辑芯片之间时序匹配的方法，实现起来复杂，且时序控制不准确，只适应于小范围的调整。

3、采用电阻网络产生背板标识ID的方法，由于产生背板ID的信号占用很多主板逻辑芯片的I/O口及主板和背板连接器PIN的数量，不利于扩展。

4、在逻辑芯片和主板芯片之间电平变换电路来使二者之间的电压达到匹配的方法，由于需要增加电平变换电路，增加了升级的成本。

因此，如何降低主板芯片的信号对手动加载程序有干扰，实现准确的向逻辑芯片手动加载程序，同时提高加载程序的效率，以及操作的简便性，成为本领域技术人员亟待解决的技术问题。

发明内容

本发明提供了一种逻辑芯片的升级方法，用以解决如何降低主板芯片的信号对手动加载程序有干扰，实现准确的向逻辑芯片手动加载程序，同时提高加载程序的效率，以及操作的简便性的问题。所述方法应用于包含主板芯片、逻辑芯片、数据缓冲器、连接器以及开关控制电路的升级系统中，所述逻辑芯片分别与所述主板芯片、所述数据缓冲器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，所述方法至少包括：

在检测到有外部设备接入时，所述连接器将所述外部设备提供的手动升级数据发送给所述逻辑芯片，并向所述开关控制电路发送第一低电平信号，所述第一低电平信号用于使所述开关控制电路截止，并向所述数据缓冲器发送第一高电平信号，所述第一高电平信号用于使所述数据缓冲器处于高阻态；

所述逻辑芯片向所述开关控制电路发送第二高电平信号，所述第二高电平信号用于使所述开关控制电路导通，并向所述数据缓冲器发送第二低电平信号，所述第二低电平信号用于使所述数据缓冲器处于输出状态；

在处于输出状态时，所述数据缓冲器向所述逻辑芯片发送所述主板芯片提供的在线升级数据。

优选的，所述在线升级数据通过多路信号传输，在所述连接器向所述逻辑芯片发送所述在线升级数据之前，所述方法还包括：

所述逻辑芯片接收所述主板芯片发送的所述多路信号；

所述逻辑芯片根据预设的时间延迟向所述数据缓冲器发送所述多路信号，以使所述多路信号的时序不变。

优选的，其特征在于，还包括：

所述逻辑芯片接收从属逻辑芯片发送的标识信号；

所述逻辑芯片根据所述标识信号的频率确定所述从属逻辑芯片的身份标识；

所述逻辑芯片根据所述身份标识确定所述从属逻辑芯片的升级数据，并将所述从属逻辑芯片的升级数据发送给所述从属逻辑芯片。

优选的，其特征在于：

所述开关控制电路包含MOS管，所述MOS管的栅极分别与所述连接器和所述逻辑芯片相连，所述MOS管的漏极分别与输出电源和所述数据缓冲器相连，所述MOS管的源极接地。

优选的，还包括：

所述逻辑芯片将与所述主板芯片连接的区域的电压调整为所述主板芯片的工作电压；

所述逻辑芯片将与所述数据缓冲器连接的区域的电压调整为与所述工作电压匹配的电压。

相应的，本申请提出一种逻辑芯片的升级系统，包括主板芯片、逻辑芯片、数据缓冲器、连接器以及开关控制电路，所述逻辑芯片分别与所述主板芯片、所述数据缓冲器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，其中：

所述连接器，用于在检测到有外部设备接入时，将所述外部设备提供的手动升级数据发送给所述逻辑芯片，以及向所述开关控制电路发送第一低电平信号；

所述逻辑芯片，用于向所述开关控制电路发送第二高电平信号；

所述开关控制电路，用于在接收到第一低电平信号时将自身截止，并向所述数据缓冲器发送第一高电平信号，以及在接收到第二高电平信号时将自身导通，并向所述数据缓冲器发送第二低电平信号；

所述数据缓冲器，用于在接收到第一高电平信号时，将自身的状态调整为高阻态，以及在接收到第二低电平信号时，将自身的状态调整为输出状态，并向所述逻辑芯片发送所述主板芯片提供的在线升级数据。

优选的，所述在线升级数据通过多路信号传输，所述逻辑芯片还用于：

接收所述主板芯片发送的所述多路信号；

根据预设的时间延迟向所述数据缓冲器发送所述多路信号，以使所述多路信号的时序不变。

优选的，还包括从属逻辑芯片，所述逻辑芯片还用于：

接收所述从属逻辑芯片发送的标识信号；

根据所述标识信号的频率确定所述从属逻辑芯片的身份标识；

根据所述身份标识确定所述从属逻辑芯片的升级数据，并将所述从属逻辑芯片的升级数据发送给所述从属逻辑芯片。

优选的，所述开关控制电路包含MOS管，所述MOS管的栅极分别与所述连接器和所述逻辑芯片相连，所述MOS管的漏极分别与输出电源和所述数据缓冲器相连，所述MOS管的源极接地。

优选的，所述逻辑芯片还用于：

将与所述主板芯片连接的区域的电压调整为所述主板芯片的工作电压；

将与所述数据缓冲器连接的区域的电压调整为与所述工作电压匹配的电压。

通过应用本申请的技术方案，在检测到有外部设备接入时，连接器将外部设备提供的手动升级数据发送给所述逻辑芯片，并向开关控制电路发送第一低电平信号，以使数据缓冲器处于高阻态；逻辑芯片向所述开关控制电路发送第二高电平信号，以使数据缓冲器处于输出状态；在处于输出状态时，数据缓冲器向逻辑芯片发送主板芯片提供的在线升级数据。从而，在向逻辑芯片手动加载数据时，隔绝了主板芯片信号的影响。并且由于所有的操作均可以自动的完成，提高了逻辑芯片升级的效率，满足了大规模化生产的需求。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通的技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提出的一种逻辑芯片的升级方法的流程示意图；

图2为本申请具体实施例提出的一种逻辑芯片在线升级的电路图；

图3为本申请具体实施例提出的一种主控板的逻辑处理图；

图4为本申请实施例提出的一种逻辑芯片升级系统的结构示意图。

具体实施方式

如背景技术所述，为了使单板能正常工作，在单板首次上电时需要手动的给逻辑芯片加载程序。但是，由于主板芯片信号的影响，会使得手动加载的数据出错，严重时甚至会影响芯片的正常使用。对此，现有技术中采用现场在主板芯片和逻辑芯片间加跳线的方式来阻隔CPU信号的影响，但是，由于需要在现场操作时增加跳线，增加了操作工序，降低了升级的效率，不利于规模化的生产。

因此，本申请提出一种逻辑芯片的升级方法，用以降低主板芯片的信号对手动加载程序有干扰，实现准确的向逻辑芯片手动加载程序，并且提高加载程序的效率，以及操作的简便性。在检测到有外部设备接入时，连接器将外部设备提供的升级数据发送给所述逻辑芯片，并向开关控制电路发送第一低电平信号，以使数据缓冲器处于高阻态；逻辑芯片向所述开关控制电路发送第二高电平信号，以使数据缓冲器处于输出状态；在处于输出状态时，数据缓冲器向逻辑芯片发送主板芯片提供的升级数据。从而，在向逻辑芯片手动加载数据时，隔绝了主板芯片信号的影响。并且由于所有的操作均可以自动的完成，提高了逻辑芯片升级的效率，满足了大规模化生产的需求。

如图1所示为本申请提出的一种逻辑芯片升级方法的流程示意图，需要说明的是该方法应用于包含主板芯片、逻辑芯片、数据缓冲器以及连接器的升级系统中，该升级系统还包括开关控制电路，逻辑芯片分别与主板芯片、数据缓冲器以及连接器相连，开关控制电路分别与逻辑芯片、连接器以及数据缓冲器相连。具体的，该方法至少包括以下的步骤：

S101，在检测到有外部设备接入时，连接器将外部设备提供的手动升级数据发送给逻辑芯片，并向开关控制电路发送第一低电平信号。

其中，第一低电平信号用于使开关控制电路截止，并向数据缓冲器发送第一高电平信号。第一高电平信号用于使数据缓冲器处于高阻态。

在本申请的实施例中，通过连接器(优选为标准的JTAG连接器)向逻辑芯片发送手动升级数据。连接器与逻辑芯片相连。CPU提供的在线升级数据通过数据缓冲器发送给逻辑芯片。

数据缓冲器的输出状态有高阻态和输出状态两种。当数据缓冲器的状态为高阻态时，数据缓冲器不会向连接器输出数据，此时CPU的信号不会到达连接器。当数据缓冲器的状态为输出状态时，数据缓冲器能向连接器输出数据，此时主板芯片的信号会到达连接器。

在本申请的实施例中，在连接器检测到有外部设备接入(具体为，连接器接口检测到有加载使用的电缆接入)时，则说明要向逻辑芯片进行手动加载程序，此时连接器将外部设备提供的升级数据发送给逻辑芯片，以完成对逻辑芯片手动加载程序的过程，保证单板能够正常的上电。

同时，连接器还向开关控制电路发送第一低电平信号，第一低电平信号将会使得开关控制电路处于截止的状态。开关控制电路在处于截止状态时，将会向数据缓冲器发送第一高电平信号。数据缓冲器在接收到第一高电平信号时，将会处于高阻态，此时数据缓冲器不会向连接器输出信号，从而隔离了主板芯片对手动加载程序的影响。

在本申请的优选实施例中，开关控制电路包含有MOS管，MOS管的栅极分别与连接器和逻辑芯片相连，MOS管的漏极分别与输出电源和数据缓冲器相连，MOS管的源极接地。

具体的，MOS管的栅极与连接器的接地引脚(GND引脚)相连，当外部的连接插头插入连接器的接入插座时，连接器的接地接口将会被拉低，此时MOS管的栅极也将会被拉低，MOS管截止。当没有连接插头插入连接器的接入插座时，连接器的接地接口处于高电势，此时MOS管的栅极也将处于高电势，MOS管导通。

MOS管的漏极与数据缓冲器的使能引脚(OE引脚)相连，当MOS管导通时，缓冲器的使能引脚被拉低，缓冲器处于输出状态。当MOS管截止时，输出电源向缓冲器的使能引脚输出高电平信号，缓冲器将处于高阻态。

S102，逻辑芯片向开关控制电路发送第二高电平信号。

其中，第二高电平信号用于使开关控制电路导通，并向数据缓冲器发送第二低电平信号。第二低电平信号用于使数据缓冲器处于输出状态。

在完成了手动加载程序之后，逻辑芯片还需要接收主板芯片发送的数据，因此，此时还需要将数据缓冲器的状态调整为输出状态。

因此，在本申请的实施例中，在完成了对逻辑芯片的手动加载程序之后，逻辑芯片向开关控制电路发送第二高电平信号。开关控制电路在接收到第二高电平信号时，将会被导通。开关控制电路在处于导通状态时，将会向数据缓冲器发送第二低电平信号。数据缓冲器在接收到第二低电平信号时，将会处于输出状态，此时数据缓冲器能够向连接器发送主板芯片的信号。

由上所述可知，在需要向逻辑芯片手动加载程序时，则将数据缓冲器的输出状态调整为高阻态，此时数据缓冲器不会有数据输出，从而隔绝了主板芯片信号对手动加载程序的影响。在需要向逻辑芯片手动发送主板芯片提供的升级数据时，则将数据缓冲器的输出状态调整为输出状态，此时数据缓冲器能够进行数据输出，从而实现了将主板芯片的升级数据发送给逻辑芯片。

S103，在处于输出状态时，数据缓冲器向逻辑芯片发送主板芯片提供的在线升级数据。

在完成了手动加载程序之后，逻辑芯片还需要接收主板芯片发送的在线升级数据。因此，在本申请的实施例中，当数据缓冲器的输出状态为输出状态时，将会将主板芯片提供的在线升级数据发送给逻辑芯片。在接收完主板芯片的升级数据之后，重启逻辑芯片，完成升级的过程。

在本申请的优选实施例中，主板芯片提供的升级数据通过多路信号(具体的，可以由JTAG信号的TMS、TCK、TDI以及TDO四路信号共同传输)共同传输，由于信号传输时延的问题，各路信号到达数据缓冲器的时间可能不同。因此，在信号到达数据缓冲器时，上述多路信号的时序可能会发生变化。此处的时序是指逻辑芯片要求的JTAG时序，为JTAG各信号之间在时间顺序上的配合关系。当上述多路信号的时序发生变化时，将会影响信号传输的准确性，严重时甚至会影响信号的传输过程。

因此，为了保持多路传输信号的时序一致，在申请的优选实施例中，在实现步骤S103之前，通过以下的方法来实现多路信号时序的一致性。具体的，该方法包括以下步骤：

(1)逻辑芯片接收主板芯片发送的多路信号。

首先，由逻辑芯片接收主板芯片发送的多路信号，并在对各信号间的时序进行调整之后，发送给数据缓冲器。

(2)逻辑芯片根据预设的时间延迟向数据缓冲器发送多路信号，以使多路信号的时序不变。

首先测量出各路信号之间时序，然后根据逻辑芯片的JTAG时序要求，确定每路信号的传输延时时间，最后根据每路信号的传输延时时间调整向数据缓冲器发送各路信号的时间，以便满足JTAG时序的要求。

随着主板芯片的不断低压化，逻辑芯片的工作电压可能和主板芯片的I/O口电压不匹配，这将会影响主板芯片与逻辑芯片的数据传输过程。

为了使逻辑芯片的工作电压与主板芯片的I/O口电压相匹配，在本申请的优选实施例中，逻辑芯片将与主板芯片连接的区域的电压调整为主板芯片的工作电压。

逻辑芯片的工作区域可以分为多个，并且可以独立的更改每个区域的电压。因此，在本申请的优选实施例中，逻辑芯片将与主板芯片连接的区域的电压调整为主板芯片的工作电压，以此来达到匹配主板芯片I/O口电压的效果。

逻辑芯片在接收到主板芯片的升级数据信号，并对其进行时序处理之后，需要将升级数据信号发送给数据缓冲器。因此，为了完成以上的过程，在本申请的优选实施例中，逻辑芯片将与数据缓冲器连接的区域的电压调整为与主板芯片工作电压匹配的电压。从而达到了使逻辑芯片中与数据缓冲器连接的区域的电压和与主板芯片连接的区域的电压相匹配的效果。

在本申请的优选实施例中，主控板可能与多个背板相连，在对背板的逻辑芯片进行升级时，需要主板的逻辑芯片将升级数据发送给各个背板。为了准确地向各个背板发送升级数据，主板的逻辑芯片需要获取各个背板的身份信息。

在本申请的优选实施例中，通过以下的方法来向背板的逻辑芯片发送升级数据。具体的，上述方法包括以下步骤：

(1)逻辑芯片接收从属逻辑芯片发送的标识信号。

在本申请的优选实施例中，将背板上的逻辑芯片定义为主板上的逻辑芯片的从属逻辑芯片。

当需要为背板上的逻辑芯片进行升级时，背板首先向主板上的逻辑芯片发送标识信号。

(2)逻辑芯片根据标识信号的频率确定从属逻辑芯片的身份标识。

预先在主板的逻辑芯片中储存信号频率与从属逻辑芯片的对应关系。当收到标识信号时，逻辑芯片根据标识信号的频率确定从属逻辑芯片的身份标识。

需要说明的是，标识信号有背板上的频率电路产生。

(3)逻辑芯片根据身份标识确定从属逻辑芯片的升级数据，并将从属逻辑芯片的升级数据发送给从属逻辑芯片。

在确定了从属逻辑芯片的身份标识之后，主板芯片确定从属逻辑芯片的升级数据，并将其发送给从属逻辑芯片，以使从属逻辑芯片能够准确完成升级的过程。

通过以上的优选方案，主板上的逻辑芯片通过背板发送的标识信号的频率来确定背板的身份标识，从而只需占用主板和背板连接器的一个接口，即可区分各个背板。由于接口的占用的减少，加强了主板的拓展能力。

通过以上流程的描述可知，在检测到有外部设备接入时，连接器将外部设备提供的手动升级数据发送给所述逻辑芯片，并向开关控制电路发送第一低电平信号，以使数据缓冲器处于高阻态；逻辑芯片向所述开关控制电路发送第二高电平信号，以使数据缓冲器处于输出状态；数据缓冲器在处于输出状态时，向逻辑芯片发送主板芯片提供的在线升级数据。从而，在向逻辑芯片手动加载数据时，隔绝了主板芯片信号的影响。并且由于所有的操作均可以自动的完成，提高了逻辑芯片升级的效率，满足了大规模化生产的需求。

为了进一步阐述本发明的技术思想，现结合具体的实例，对本发明的技术方案进行说明。

如图2所示为本申请提出的一种逻辑芯片的在线升级电路，由图可知，升级电路主要由主控板逻辑芯片，总线缓冲器，NMOS管，标准的JTAG连接器和频率电路组成。

其中，主控板逻辑芯片分别与主板芯片、总线缓冲器、NMOS管、JTAG连接器以及背板相连；

总线缓冲器分别与逻辑芯片以及NMOS管相连；

JTAG连接器分别与主板逻辑芯片以及NMOS管相连；

NMOS管的栅极分别与连接器和逻辑芯片相连，NMOS管的漏极分别与输出电源和数据缓冲器相连，NMOS管的源极接地；

频率电路处于背板上，并与主板逻辑芯片相连。

基于以上的连接方式，在线升级电路的工作原理如下：

单板首次工作时需要通过手动加载逻辑芯片的程序，因为逻辑芯片在单板中所起的作用主要是控制单板上电和复位，如果没有程序单板将不能正常上电。手动加载通过标准JTAG连接器加载，当外部JTAG插头插到JTAG连接器上时，JTAG连接器的GND脚将会被拉低，MOS管G极也将会被拉低，因此三态总线缓冲器使能信号无效，此时缓冲器输出将处于高阻状态，手动加载时不会受到GPIO2的影响，有效地防止I/O口冲突问题，程序能够可靠加载到逻辑芯片中去。

单板设计时将图2中BANK1的电压设计成和主板芯片I/O口匹配的电压，其他的BANK电压设计成和逻辑芯片JTAG下载口TMS、TCK、TDI、TDO所匹配的电压，当主板芯片上电成功后，逻辑芯片GPIO3输出高电平，NMOS管的漏极会被拉低，进而导致缓冲器也将会被拉低，三态总线缓冲器使能信号有效，输出被打开，通过如下逻辑赋值：

Assign GPIO2＝GPIO1；

此时就可以实现主板芯片和逻辑芯片的电平变换，通过主板芯片的I/O口加载逻辑芯片程序，利用逻辑芯片自身I/O口给自己加载程序，程序被加载到逻辑芯片自身的FLASH，当逻辑芯片掉电重启时程序将会被执行。

当遇到主板芯片和逻辑芯片之间时序不能很好的匹配时，主板芯片将不能对逻辑芯片进行在线升级，此时通过逻辑芯片自身的程序就可以很方便的对GPIO1的时序进行调整，示意逻辑语句如下：

Assign GPIO2[1]＝#T1 GPIO1[1]；

Assign GPIO2[2]＝#T2 GPIO1[2]；

Assign GPIO2[3]＝#T3 GPIO1[3]；

Assign GPIO2[4]＝#T4 GPIO1[4]；

上述的T1、T2、T3、T4分别为信号1、信号2、信号3、信号4的传输时延，GPIO1为逻辑芯片上连接主板芯片的接口，GPIO2为逻辑芯片上连接数据缓冲器的接口。从以上逻辑可以看出，通过逻辑芯片程序可以很精确调整时序，能够做到每块单板一致性。

当遇到一个主控板对应多个背板，通过在不同的背板上分别放置频率电路，通过产生不同的范围的频率，将频率信号通过主板和背板的连接器的1个PIN传到主板的逻辑芯片的I/O口，主板逻辑芯片通过对频率信号检测、处理和选择从而加载合适的逻辑文件对背板进行在线升级。

需要说明的是，本专利不仅适用在逻辑芯片JTAG加载，也可应用在其他逻辑器件、其他MCU方面的JTAG加载；不仅适用在背板JTAG加载，也可应用在其他主控板JTAG加载。

由以上流程可知，通过本专利技术，达到了如下技术效果：

(1)实现主板芯片和逻辑芯片的电平变换，省去电平变化电路。

(2)可以对主板芯片和逻辑芯片之间时序进行精确的调整，做到每块单板一致。

(3)实现手动加载时自动防止I/O口冲突，无需跳线。

(4)仅占用主板和背板的连接器1个PIN，即可区分一个主控板对应多个背板，从而加载合适的逻辑文件对背板进行在线升级。

(5)电路实现简单。

(6)电路价格便宜。

如图3所示为本申请提出的一种主控板的逻辑处理图，由图可知，主板芯片发送的升级数据信号首先通过选择器确定发送的目标；之后在对上述信号进行时序处理和电压变换处理之后，发送到背板逻辑芯片或者主板逻辑芯片。

主控板逻辑芯片通过接收背板发送的频率，确定背板的身份信息，并根据背板的身份信息向背板发送升级数据。

通过以上具体实施方式的描述可知，在检测到有外部设备接入时，连接器将外部设备提供的手动升级数据发送给所述逻辑芯片，并向开关控制电路发送第一低电平信号，以使数据缓冲器处于高阻态；逻辑芯片向所述开关控制电路发送第二高电平信号，以使数据缓冲器处于输出状态；在处于输出状态时，数据缓冲器向逻辑芯片发送主板芯片提供的在线升级数据。从而，在向逻辑芯片手动加载数据时，隔绝了主板芯片信号的影响。并且由于所有的操作均可以自动的完成，提高了逻辑芯片升级的效率，满足了大规模化生产的需求。

为了达到以上技术目的，如4图所示，本申请提出一种逻辑芯片的升级系统，包括主板芯片401、逻辑芯片402、数据缓冲器403、连接器404以及开关控制电路405，所述逻辑芯片分别与所述主板芯片、所述数据缓冲器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，其中：

所述连接器，用于在检测到有外部设备接入时，将所述外部设备提供的手动升级数据发送给所述逻辑芯片，以及向所述开关控制电路发送第一低电平信号；

所述逻辑芯片，用于向所述开关控制电路发送第二高电平信号；

所述开关控制电路，用于在接收到第一低电平信号时将自身截止，并向所述数据缓冲器发送第一高电平信号，以及在接收到第二高电平信号时将自身导通，并向所述数据缓冲器发送第二低电平信号；

所述数据缓冲器，用于在接收到第一高电平信号时，将自身的状态调整为高阻态，以及在接收到第二低电平信号时，将自身的状态调整为输出状态，并向所述逻辑芯片发送所述主板芯片提供的在线升级数据。

在具体的应用场景中，所述在线升级数据通过多路信号传输，所述逻辑芯片还用于：

接收所述主板芯片发送的所述多路信号；

根据预设的时间延迟向所述数据缓冲器发送所述多路信号，以使所述多路信号的时序不变。

在具体的应用场景中，还包括从属逻辑芯片，所述逻辑芯片还用于：

接收所述从属逻辑芯片发送的标识信号；

根据所述标识信号的频率确定所述从属逻辑芯片的身份标识；

根据所述身份标识确定所述从属逻辑芯片的升级数据，并将所述从属逻辑芯片的升级数据发送给所述从属逻辑芯片。

在具体的应用场景中，所述开关控制电路包含MOS管，所述MOS管的栅极分别与所述连接器和所述逻辑芯片相连，所述MOS管的漏极分别与输出电源和所述数据缓冲器相连，所述MOS管的源极接地。

在具体的应用场景中，所述逻辑芯片还用于：

将与所述主板芯片连接的区域的电压调整为所述主板芯片的工作电压；

将与所述数据缓冲器连接的区域的电压调整为与所述工作电压匹配的电压。

通过以上对具体升级系统的描述可知，在检测到有外部设备接入时，连接器将外部设备提供的手动升级数据发送给所述逻辑芯片，并向开关控制电路发送第一低电平信号，以使数据缓冲器处于高阻态；逻辑芯片向所述开关控制电路发送第二高电平信号，以使数据缓冲器处于输出状态；在处于输出状态时，数据缓冲器向逻辑芯片发送主板芯片提供的在线升级数据。从而，在向逻辑芯片手动加载数据时，隔绝了主板芯片信号的影响。并且由于所有的操作均可以自动的完成，提高了逻辑芯片升级的效率，满足了大规模化生产的需求。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可以通过硬件实现，也可以借助软件加必要的通用硬件平台的方式来实现。基于这样的理解，本发明的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施场景所述的方法。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。

上述本发明序号仅仅为了描述，不代表实施场景的优劣。

以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种逻辑芯片的升级方法，其特征在于，应用于包含主板芯片、逻辑芯片、数据缓冲器、连接器以及开关控制电路的升级系统中，所述逻辑芯片分别与所述主板芯片、所述数据缓冲器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，所述方法至少包括：

在检测到有外部设备接入时，所述连接器将所述外部设备提供的手动升级数据发送给所述逻辑芯片，并向所述开关控制电路发送第一低电平信号，所述第一低电平信号用于使所述开关控制电路截止，并向所述数据缓冲器发送第一高电平信号，所述第一高电平信号用于使所述数据缓冲器处于高阻态；

所述逻辑芯片向所述开关控制电路发送第二高电平信号，所述第二高电平信号用于使所述开关控制电路导通，并向所述数据缓冲器发送第二低电平信号，所述第二低电平信号用于使所述数据缓冲器处于输出状态；

在处于输出状态时，所述数据缓冲器向所述逻辑芯片发送所述主板芯片提供的在线升级数据。

2.如权利要求1所述的方法，其特征在于，所述在线升级数据通过多路信号传输，在所述数据缓冲器向所述逻辑芯片发送所述主板芯片提供的在线升级数据之前，所述方法还包括：

所述逻辑芯片接收所述主板芯片发送的所述多路信号；

所述逻辑芯片根据预设的时间延迟向所述数据缓冲器发送所述多路信号，以使所述多路信号的时序不变。

3.如权利要求1所述的方法，其特征在于，还包括：

所述逻辑芯片接收从属逻辑芯片发送的标识信号；

所述逻辑芯片根据所述标识信号的频率确定所述从属逻辑芯片的身份标识；

所述逻辑芯片根据所述身份标识确定所述从属逻辑芯片的升级数据，并将所述从属逻辑芯片的升级数据发送给所述从属逻辑芯片。

4.如权利要求1所述的方法，其特征在于：

所述开关控制电路包含MOS管，所述MOS管的栅极分别与所述连接器和所述逻辑芯片相连，所述MOS管的漏极分别与输出电源和所述数据缓冲器相连，所述MOS管的源极接地。

5.如权利要求2所述的方法，其特征在于，还包括：

所述逻辑芯片将与所述主板芯片连接的区域的电压调整为所述主板芯片的工作电压；

所述逻辑芯片将与所述数据缓冲器连接的区域的电压调整为与所述工作电压匹配的电压。

6.一种逻辑芯片的升级系统，其特征在于，包括主板芯片、逻辑芯片、数据缓冲器、连接器以及开关控制电路，所述逻辑芯片分别与所述主板芯片、所述数据缓冲器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，其中：

所述连接器，用于在检测到有外部设备接入时，将所述外部设备提供的手动升级数据发送给所述逻辑芯片，以及向所述开关控制电路发送第一低电平信号；

所述逻辑芯片，用于向所述开关控制电路发送第二高电平信号；

所述开关控制电路，用于在接收到第一低电平信号时将自身截止，并向所述数据缓冲器发送第一高电平信号，以及在接收到第二高电平信号时将自身导通，并向所述数据缓冲器发送第二低电平信号；

所述数据缓冲器，用于在接收到第一高电平信号时，将自身的状态调整为高阻态，以及在接收到第二低电平信号时，将自身的状态调整为输出状态，并向所述逻辑芯片发送所述主板芯片提供的在线升级数据。

7.如权利要求6所述的升级系统，其特征在于，所述在线升级数据通过多路信号传输，所述逻辑芯片还用于：

接收所述主板芯片发送的所述多路信号；

根据预设的时间延迟向所述数据缓冲器发送所述多路信号，以使所述多路信号的时序不变。

8.如权利要求6所述的升级系统，其特征在于，还包括从属逻辑芯片，

所述逻辑芯片还用于：

接收所述从属逻辑芯片发送的标识信号；

根据所述标识信号的频率确定所述从属逻辑芯片的身份标识；

根据所述身份标识确定所述从属逻辑芯片的升级数据，并将所述从属逻辑芯片的升级数据发送给所述从属逻辑芯片。

9.如权利要求6所述的升级系统，其特征在于：

所述开关控制电路包含MOS管，所述MOS管的栅极分别与所述连接器和所述逻辑芯片相连，所述MOS管的漏极分别与输出电源和所述数据缓冲器相连，所述MOS管的源极接地。

10.如权利要求7所述的系统，其特征在于，所述逻辑芯片还用于：

将与所述主板芯片连接的区域的电压调整为所述主板芯片的工作电压；

将与所述数据缓冲器连接的区域的电压调整为与所述工作电压匹配的电压。

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