CN106575672A - 创建具有富铟表面的砷化铟镓有源沟道的装置和方法 - Google Patents

创建具有富铟表面的砷化铟镓有源沟道的装置和方法 Download PDF

Info

Publication number
CN106575672A
CN106575672A CN201480081309.6A CN201480081309A CN106575672A CN 106575672 A CN106575672 A CN 106575672A CN 201480081309 A CN201480081309 A CN 201480081309A CN 106575672 A CN106575672 A CN 106575672A
Authority
CN
China
Prior art keywords
indium
active channel
gallium
groove
ingaasp
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480081309.6A
Other languages
English (en)
Other versions
CN106575672B (zh
Inventor
G·A·格拉斯
C·S·莫哈帕特拉
A·S·默西
T·加尼
G·杜威
W·拉赫马迪
M·V·梅茨
J·T·卡瓦列罗斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106575672A publication Critical patent/CN106575672A/zh
Application granted granted Critical
Publication of CN106575672B publication Critical patent/CN106575672B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

具有砷化铟镓有源沟道的晶体管器件、以及用于制造该砷化铟镓有源沟道的工艺，当制造鳍状物形状的有源沟道(例如在三栅极或全包围栅(GAA)器件中使用的那些)时，该砷化铟镓有源沟道实现了提高的载流子迁移率。在一个实施例中，砷化铟镓材料可以设置在窄沟槽中，该窄沟槽可能导致具有富铟表面和富锗中心部分的鳍状物。这些富铟表面将邻接晶体管的栅极氧化物并且可能得到相对于传统的同质组分砷化铟镓有源沟道的高电子迁移率和提高的开关速度。

Description

创建具有富铟表面的砷化铟镓有源沟道的装置和方法
技术领域
本描述的实施例总体上涉及微电子器件的领域，并且更具体来说，涉及在具有富铟表面的微电子晶体管中形成有源沟道以增加载流子迁移率。
背景技术
较高性能、较低成本、日益小型化的集成电路部件和集成电路的较大的封装密度是用于制造微电子器件的微电子工业的持续目标。为了实现这些目标，微电子器件内的晶体管必须按比例缩小，即，变得较小。连同晶体管的尺寸的减小，随着它们的设计、所使用的材料、和/或在它们的制造工艺上的进步，也已经存在提高它们效率的驱动。这些设计进步包括独特结构的发展，例如非平面晶体管，包括三栅极晶体管、FinFET、TFET、omega-FET、和双栅极晶体管。
附图说明
在说明书的结论部分具体示出并明确请求保护本公开内容的主题。根据以下描述和所附权利要求并结合附图，本公开内容的前述特征和其它特征将变得更充分显而易见。将理解的是，根据本公开内容，附图仅描述了几个实施例，并因此不被认为是限制其范围。通过使用附图，本公开内容将被描述为具有另外的细节和特征，从而本公开内容的优点可以更容易获得，在附图中：
图1-图11是根据本描述的实施例的针对非平面晶体管制造具有富铟表面的砷化铟镓有源沟道的斜横截面视图、侧横截面视图、以及图解例示。
图12-图18是根据本描述的另一个实施例的针对非平面晶体管制造具有子结构的砷化铟镓有源沟道的斜横截面视图、侧横截面视图、以及图解例示。
图19-26是根据本描述的实施例的针对非平面晶体管的砷化铟镓有源沟道制造绝缘缓冲体的斜横截面视图和侧横截面视图。
图27例示了根据本描述的一个实施方式的计算设备。
具体实施方式
在以下具体实施方式中，通过例示的方式参照附图，附图示出了其中可以实施所请求保护的主题的具体实施例。用足够的细节描述了这些实施例以使得本领域技术人员能够实施该主题。将理解的是，各实施例尽管不同，但并非必须互相排斥。例如，在不脱离所请求保护的主题的精神和范围的情况下，可以在其它实施例内实施本文中结合一个实施例所描述的特定特征、结构、或特性。在本说明书内对“一个实施例”或“实施例”的提及表示结合实施例所描述的特定特征、结构、或特性包括在包含在本描述内的至少一个实施方式中。因此，短语“一个实施例”或“在实施例中”的使用并非必须指代相同的实施例。此外，应当理解的是，在不脱离所请求保护的主题的精神和范围的情况下可以修改每个公开的实施例内的单独元件的位置和布置。因此，以下具体实施方式并非在限制性的意义上采用，并且主题的范围仅由适当解释的所附权利要求、连同所附权利要求赋予的等同形式的全部范围来限定。在附图中，贯穿若干视图，类似的附图标记指代相同或类似的元件或功能，并且本文中描绘的元件并非必须彼此缩放，相反，单独的元件可以被放大或缩小，以便在本描述的背景中更容易地理解元件。
如本文中使用的术语“在……上方”、“至”、“在……之间”以及“在……上”可以指代一个层相对于其它层的相对位置。一个层“位于”另一个层“上方”或“上”，或者结合“至”另一层可以与其它层直接接触或者可具有一个或多个中间层。“在”层“之间”的一个层可以与层直接接触或者可以具有一个或多个中间层。
如本领域技术人员公知的，相对于通常用在微电子晶体管制造中的传统硅材料，III-V族材料可具有较高的电子迁移率并因此具有用于在集成电路制造中的高性能晶体管中使用的电势。本描述的实施例涉及砷化铟镓有源沟道，以及用于制造该砷化铟镓有源沟道的工艺，当制造鳍状物形状的有源沟道(例如在三栅极或全包围栅(GAA)器件中使用的那些)时，该砷化铟镓有源沟道实现了提高的载流子迁移率。在一个实施例中，砷化铟镓材料可以设置在窄沟槽中，该窄沟槽可能导致具有富铟表面和富锗中心部分的鳍状物。这些富铟表面将邻接晶体管的栅极氧化物并且将得到相对于传统的同质组分砷化铟镓有源沟道的高电子迁移率和提高的开关速度。在其它实施例中，可以形成子结构以减轻关断状态漏电。
如在图1中示出的，至少一个鳍状物112可以形成在衬底102上，其中，鳍状物112可以包括从衬底102的第一表面104延伸并在上表面116终止的相对侧壁114。为了清楚和简要起见，在图1中仅例示了两个鳍状物112；然而，理解的是，可以制造任何适当数量的鳍状物112。在一个实施例中，可以在衬底102上图案化蚀刻掩模(未示出)，之后是蚀刻衬底102，其中，衬底102的被蚀刻掩模(未示出)保护的部分变成鳍状物112，并且在这之后可以去除蚀刻掩模(未示出)，如对本领域技术人员来说将理解的。在本公开内容的实施例中，衬底102和鳍状物112可以是任何适当的材料，包括但不限于包含硅的材料，例如多晶硅。然而，衬底102和鳍状物112并非必须要从包含硅的材料制造，并且可以是本领域中公知的其它类型的材料。在另外的实施例中，衬底102可以包括绝缘体上硅(SOI)衬底、悬空硅(SON)、锗衬底、绝缘体上锗(GeOI)衬底、或悬空锗(GeON)。
如在图2中示出的，可以通过任何适当的沉积工艺在衬底102和鳍状物112上方沉积电介质材料，并且电介质材料可以被平坦化以暴露鳍状物上表面116，从而形成隔离结构122，公知为浅沟槽隔离结构，邻接相对的鳍状物侧壁114。隔离结构122可以由任何适当的电介质材料构成，包括但不限于二氧化硅(SiO2)。
如在图3中示出的，可以去除鳍状物112，由此形成沟槽124。鳍状物112可以通过任何公知的蚀刻技术去除，包括但不限于干法蚀刻，湿法蚀刻，或者它们的组合。在一个实施例中，每个沟槽124的一部分可以被形成为在去除鳍状物112期间或者之后延伸到衬底102中。沟槽124的该部分在下文中将被称为成核沟槽132。在一个实施例中，成核沟槽132可以具有(111)刻面，其可以促进III-V材料的生长，如将讨论的。将理解的是，可以利用成核沟槽132的替代几何尺寸。
如在图4中示出的，可以在成核沟槽132中形成成核层142。成核层142可以通过任何形成工艺来形成并且可以是任何适当的材料，例如III-V外延材料，包括但不限于磷化铟、磷化镓、砷化镓、等等。成核层142可以是掺杂的或者未掺杂的，并且可以通过外延沉积来形成。
如图5中示出的，可以在成核层142上形成或生长砷化铟镓有源沟道146。在一些实施例中，化学气相沉积(CVD)工艺或其它适当的沉积技术可用于沉积或以其它方式形成有源沟道146。例如，沉积可以通过CVD、或快速热CVD(RT-CVD)、或低压CVD(LP-CVD)、或超高真空CVD(UHV-CVD)、或使用铟、镓、和砷、和/或它们的前体)的气源分子束外延(GS-MBE)工具来执行。在一个特定的这种示例实施例中，有源沟道146可以是未掺杂的砷化铟镓，并且成核层142和掺杂的子结构144可以是磷化铟。在任何这些实施例中，可以存在具有载气(举例来说，例如氢、氮、或惰性气体)的前体起泡器(例如，前体可以以大约0.1-20％的浓度稀释，其中平衡为载气)。在一些示例的情形下，可以存在诸如三甲基铟之类的铟前体，诸如三甲基镓之类的镓前体，和/或诸如胂或叔丁胺之类的砷前体。也可以存在蚀刻剂气体，举例来说，例如基于卤素的气体，例如氯化氢(HCl)、氯气(Cl)、或溴化氢(HBr)。使用在例如来自大约300℃在650℃之间的范围，或者在更具体的示例中，来自大约400与500℃之间的范围中的沉积温度以及例如在大约1Torr至760Torr的范围内的反应器压力，砷化铟镓有源沟道146的基础沉积在广泛范围的条件下是可能的。载气和蚀刻剂中的每个可具有在大约10与300SCCM之间的范围(通常，需要不多于100SCCM的流速，但是在一些实施例中可受益于较高的流速)中的流量。在一个具体的示例实施例中，有源沟道146的沉积可以以在大约100SCCM与1000SCCM之间变化的流速来执行。
砷化铟镓有源沟道146的形成可以在相对窄的沟槽124中发生。在一个实施例中，窄沟槽124可具有在大约50至500nm的范围内的高度H(见图3)和小于大约25nm(优选地小于10nm)的宽度W(见图3)。
如仍在图5中进一步示出的，砷化铟镓有源沟道146的一部分148可以延伸出沟槽124(见图3)，尤其当利用外延生长工艺时.因此，如在图6中示出的，砷化铟镓有源沟道146的部分148可以被去除，例如通过化学机械平坦化。
如图7中示出的，本描述的工艺导致富铟材料形成在砷化铟镓有源沟道146的邻近隔离结构122的相对侧壁表面上，由此形成富铟表面1451和1452。在一个实施例中，富铟表面1451和1452基本上垂直于衬底第一表面104。铟的分布在图7中例示，其中较高铟浓度具有较黑阴影。该铟分布在图8中图形地例示，其中x轴是从砷化铟镓有源沟道146的一个富铟表面1451到相对的富铟表面1452的距离，并且y轴为跨x轴距离(以纳米为单位)的铟的百分比浓度(虚线)、镓的百分比浓度(点线)、以及砷的百分比浓度(实线)。如可以在图7和图8中看到的，术语“富铟”是比砷化铟镓有源沟道146中的铟的平均量高的铟含量。大约在一个富铟表面1451与相对的富铟表面1452之间的中间线处的中心区域145c可以相对于砷化铟镓有源沟道146中的镓的平均量是“富镓”的。
在以上讨论的沉积条件的情况下，砷化铟镓有源沟道146可以在窄沟槽124中生长(见图3)，以使得生长表面以自组装的方式刻面成具有{111}平面顶表面的长“小屋形状”或“细长小屋状生长”(见图5中的横截面)。所描述的工艺条件有助于创建允许足够的吸附原子迁移的该刻面生长，由此获得该低能态表面形状，如对本领域技术人员来说将理解的。已经发现在对于镓优选地在顶点150处(例如，沿着中心区域145c(见图7))并入(见图5)，而铟将优选地在边缘处(例如，砷化铟镓有源沟道146的富铟表面1451和1452)并入的自然趋势的角度上，并入镓的能量关系与并入铟的能量关系不同。具体来说，温度和前体流量将被调节为使得小屋屋顶结构(即，砷化铟镓有源沟道146的延伸出沟槽124(见图3)的部分148(见图5))的锐度最大化并因此获得图7和图8中示出的浓度分布。对于弱刻面生长的条件(例如利用较高温度(如，大约580℃)以及高金属种类前体通量获得的)，影响可限于宽沟槽，例如大约30nm。通过将工艺温度减小到例如520℃，和/或减小金属种类前体通量，刻面可以被改进并影响可以例如延伸到15nm的较窄沟槽。应当相信，影响也可以被驱动到亚10nm沟槽。
如图9中示出的，可以使得隔离结构122凹陷，例如通过蚀刻工艺，以使得砷化铟镓有源沟道146的至少一部分在隔离结构122的上表面126上方延伸。
如在图10中示出的，至少一个栅极150可以形成在砷化铟镓有源沟道146的在隔离结构122上方延伸的部分上方。栅极150可以通过借助栅极第一或栅极最后工艺流程在鳍状物上表面116上或邻近鳍状物上表面116，以及在横向相对的鳍状物侧壁114的对上或邻近横向相对的鳍状物侧壁114的对形成栅极电介质层152，以及在栅极电介质层152上或邻近栅极电介质层152形成栅极电极154来制造，如本领域技术人员将理解的。
栅极电介质层152可以由任何公知的栅极电介质材料来形成，包括但不限于二氧化硅(SiO2)、氮氧化硅(SiOxOy)、氮化硅(Si3N4)、以及高k电介质材料，例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钽钪、铌锌酸铅。栅极电介质层152可以通过公知的技术来形成，例如通过沉积栅极电极材料，例如化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、原子层沉积(“ALD”)，并随后用公知的光刻和蚀刻技术来图案化栅极电极材料，如本领域技术人员将理解的。
栅极电极154可以由任何适当的栅极电极材料形成。在本公开内容的实施例中，栅极电极154可以由以下材料形成，包括但不限于，多晶硅、钨、钌、钯、铂、钴、镍、铪、锆、钛、钽、铝、氮化钛、碳化锆、碳化钽、碳化铪、碳化铝、其它金属碳化物、金属氮化物、和金属氧化物。栅极电极154可以通过公知的技术来形成，例如通过毯式沉积栅极电极材料并随后用公知的光刻和蚀刻技术来图案化栅极电极材料，如对本领域技术人员来说将理解的。
如本领域技术人员将理解的，在微电子晶体管的操作中，载流子在有源沟道的最接近于栅极氧化物的表面区域中行进。此外，本领域技术人员将理解的是，富铟的砷化铟镓有源沟道相对于富镓的砷化铟镓有源沟道具有较低的带隙和较高的迁移率。因此，具有邻接栅极氧化物152(见图10)的富铟表面1451和1452(见图7)将在使得晶体管导通和关断的能力(即，较快的开关和较少的关断状态漏电)将较佳的角度上得到高电子迁移率和静电。具有带富铟表面1451和1452的砷化铟镓有源沟道146将相比于具有同质高铟含量的砷化铟镓有源沟道更有利，这是因为铟浓度对晶格常数具有强扩散效应。因此，当铟增加超过邻接极限时，失配位错的密度和其它平面和点缺陷增加。如将理解的，这些缺陷在载流子迁移率或捕获和移动电荷方面不与晶体管需求兼容。因此，通过使得铟含量成等级，其中在表面1451、1452处集中富铟区域，本描述的实施例将得到比等同的同质浓度分布器件低的缺陷密度。
如图11中示出的，可以利用公知的沉积和蚀刻技术来将栅极间隔体156沉积在栅极电极154上并对栅极间隔体156进行图案化。栅极间隔体156可以由任何适当的电介质材料形成，包括但不限于氧化硅、氮化硅、等等。
理解的是，源极区和漏极区(未示出)可以在栅极150的相对侧上形成在砷化铟镓有源沟道146中，或者可以在栅极150的相对侧上去除砷化铟镓有源沟道146的部分，并且源极区和漏极区形成在其中。源极区和漏极区可以由相同的导电类型形成，例如p型导电。在本公开内容的实施例的一些实施方式中，源极区和漏极区可以具有基本上相同的掺杂浓度和分布，而在其它实施方式中，它们可以不同。理解的是，仅示出了n-MOS，p-MOS区将单独被图案化和处理。
在本描述的其它实施例中，子结构(例如，缓冲体)可以形成在砷化铟镓有源沟道与衬底之间。子结构可以被制造为使得源极至漏极漏电在有源沟道下方通过结构。在一个实施例中，子结构可以包括高带隙III-V材料，其可以具有期望的导带偏移量，以使得可以抑制漏电，而不会对有源沟道内的电子迁移率具有显著影响。在其它实施例中，子结构可以包括低带隙III-V材料或高带隙III-V材料，其掺杂有p型掺杂物。为了本描述的目的，低带隙材料可以被定义为带隙小于硅的材料并且高带隙材料可以被定义为带隙大于硅的材料。
从图4开始，如图12中示出的，子结构144可以形成在沟槽124内的成核层142上(见图3)。子结构144可以通过任何已知的形成工艺来形成。在本描述的一个实施例中，子结构可以是高带隙III-V材料，包括但不限于砷化铟铝、磷化铟、磷化镓、砷化镓、锑化镓砷、锑化铝砷、砷化铟铝镓、磷化铟铝镓、砷化铝镓、等等。
用于子结构144的高带隙材料可以被选择为具有与将有效地使电子从子结构144中排除的砷化铟镓有源沟道146的期望的导带偏移，由此减小漏电。此外，随着成核层142和子结构144的形成，有源沟道146发生在相对窄的沟槽124中。在一个实施例中，窄沟槽124可具有在大约50至500nm的范围内的高度H(见图3)以及小于大约50nm(优选地小于30nm)的宽度W(见图3)。衬底102与成核层142/子结构144之间的晶格失配可以大于允许基本上无缺陷的形成的晶格失配，这是因为成核层142/子结构144可以被形成为具有足够的深度D以远离砷化铟镓有源沟道146捕获缺陷，例如堆垛层错、位错、等等，如本领域技术人员将理解的。因此，有源沟道146中的电子迁移率可能由此不会显著受损。尽管砷化铟镓有源沟道146可能不会达到理论最大迁移率值，但是其提供了相对于基于硅的nMOS晶体管的引人注目的性能优势。在一个实施例中，子结构144可具有大于约50nm的深度D(例如，衬底102与砷化铟镓有源沟道146之间的距离)和小于约25nm的宽度(例如，沟槽宽度W)。高带隙材料可以是掺杂的或未掺杂的。在掺杂的实施例中，高带隙材料可以被掺杂有掺杂物，例如p型掺杂物，包括但不限于镁、锌、碳、铍、等等。高带隙材料和掺杂物的这种组合可以比单独的掺杂物对于减小漏电来说更有效，只要制造工艺得到可接受地低的晶体浓度，如本领域技术人员将理解的。
在本描述的另一个实施例中，子结构144可以由低带隙材料制成，包括但不限于砷化铟镓、砷化镓、磷化铟、等等，该低带隙材料掺杂有掺杂物，例如p型掺杂物，包括但不限于镁、锌、碳、铍、等等。在本描述的一个实施例中，掺杂物浓度可以在大约1E17-1E19原子/cm3之间。在一个实施例中，掺杂的子结构144可以与成核层142是相同材料，以使得发生较少的晶格缺陷或不发生晶格缺陷。在其它实施例中，成核层142可以渐变到子结构144中，或者其材料组分可以从一个到另一个在浓度上成梯级状，如本领域技术人员将理解的。
在一些示例的实施例中，可以外延沉积子结构144。根据一些特定的示例实施例，掺杂的子结构144(见图5)的厚度Ts(见图5)和有源沟道146的厚度Ta可以在例如500到的范围内，但是其它实施例可以具有其它层厚度，如鉴于本公开内容将显而易见的。在特定的沟槽填充实施例中将是该厚度范围，而毯式沉积和随后的图案化实施例可以具有多达高100倍的厚度值。在一些实施例中，化学气相沉积(CVD)工艺或其它适当的沉积技术可用于沉积或以其它方式形成子结构144。例如，沉积可以通过CVD、或快速热CVD(RT-CVD)、或低压CVD(LP-CVD)、或超高真空CVD(UHV-CVD)、或使用III-V材料化合物(例如，铟、铝、砷、磷、镓、锑、或者它们的前体)的气源分子束外延(GS-MBE)工具来执行。在一个示例实施例中，子结构144可以是掺杂有锌的砷化镓，以提供多达大约1E19原子/cm3的锌浓度，其可能导致大约5E-3Ohm-cm的电阻率(或者多达200Mho/cm的对应的导电率)。在任何这些实施例中，可以存在具有载气(举例来说，例如氢、氮、或惰性气体)的前体起泡器(例如，前体可以以大约0.1-20％的浓度稀释，其中平衡为载气)。在一些示例的情形下，可以存在诸如胂或叔丁胺之类的砷前体，诸如叔丁基膦之类的磷前体，诸如三甲基镓之类的镓前体，和/或诸如三甲基铟之类的铟前体。也可以存在蚀刻剂气体，举例来说，例如基于卤素的气体，例如氯化氢(HCl)、氯气(Cl)、或溴化氢(HBr)。使用在例如来自大约300℃与650℃之间的范围中，或者在更具体的示例中，来自大约400与500℃之间的范围中的沉积温度以及例如在大约1Torr至760Torr的范围内的反应器压力，子结构144的基础沉积在广泛范围的条件下是可能的。载气和蚀刻剂中的每个可具有在大约10与300SCCM之间的范围(通常，需要不多于100SCCM的流量，但是一些实施例可受益于较高的流速)中的流量。在一个具体的示例实施例中，子结构144的沉积可以以在大约100SCCM与1000SCCM之间变化的流速来执行。对于锌的原位掺杂，例如，可以使用利用二乙基锌的起泡器源(例如，通过液体DEZ并以范围在大约10与100SCCM之间的流速起泡的氢气)。
如在图12中进一步示出的，砷化铟镓有源沟道146可以以先前关于图4讨论的方式形成在沟槽124(见图3)内的子结构144上。
成核层142、子结构144、和有源沟道146的形成可以在相对窄的沟槽124中发生。在一个实施例中，窄沟槽124可具有在大约50至500nm的范围内的高度H(见图3)和小于大约25nm(优选地小于10nm)的宽度W(见图3)。在一个实施例中，掺杂的子结构144可具有大于约50nm的深度D(例如，衬底102与有源沟道146之间的距离)和小于约25nm的宽度(即，沟槽宽度W)。
当形成掺杂的子结构144时，在形成砷化铟镓有源沟道146之后的制造工艺应当在相对低的温度(例如，低热预算)下进行，以防止来自掺杂子结构144的掺杂物原子扩散到有源沟道146中并影响其电子迁移率。然而，p型掺杂物从掺杂的子结构144较轻地扩散(低于大约1E17原子/cm3)到有源沟道146中可能不是问题，因为其沉积条件可以是轻n型的，并因此可能需要轻p型补偿掺杂来进行补偿，如对本领域技术人员来说将理解的。
如图12中进一步示出的，砷化铟镓有源沟道146的一部分148可以延伸出沟槽(见图3)，尤其当利用外延生长工艺时。因此，如在图13中示出的，砷化铟镓有源沟道146的部分148可以被去除，例如通过化学机械平坦化。
如图14中示出的，本描述的工艺导致铟朝向砷化铟镓有源沟道146的邻近隔离结构122的相对侧壁表面迁移，由此形成富铟表面1451和1452。在一个实施例中，富铟表面1451和1452基本上垂直于衬底第一表面104。铟的分布在图14中例示，其中铟具有较黑阴影。该铟分布在图15中图形地例示，其中x轴是从砷化铟镓有源沟道146的一个富铟表面1451到相对的富铟表面1452的距离，并且y轴为跨x轴距离(以纳米为单位)的铟的百分比浓度(虚线)和镓的百分比浓度(点线)。为了清楚和简要起见，未示出针对砷的线条，这是因为其在跨器件的每个点处都为大约50％。如可以在图14和图15中看到的，术语“富铟”是比砷化铟镓有源沟道146中的铟的平均量高的铟含量。大约在一个富铟表面1451与相对的富铟表面1452之间的中间线处的中心区域145c可以相对于砷化铟镓有源沟道146中的镓的平均量是“富镓”的。
如图16中示出的，可以使得隔离结构122凹陷，例如通过蚀刻工艺，以使得砷化铟镓有源沟道146的至少一部分在隔离结构122的上部平面126上方延伸。在一个实施例中，关于隔离结构上部平面126延伸的砷化铟镓有源沟道146的高度Fh可以是大约45nm。砷化铟镓有源沟道146与子结构144之间的交叉I可以发生在相对于隔离结构上部平面126的深度Fd处。在实施例中，交叉I可以在隔离结构上部平面126稍稍上方或稍稍下方，例如在上方或下方大约10nm。
如图17中示出的，至少一个栅极150可以形成在砷化铟镓有源沟道146的在隔离结构122上方延伸的部分上方。栅极150可以通过借助栅极第一或栅极最后工艺流程在鳍状物上表面116上或邻近鳍状物上表面116，以及在横向相对的鳍状物侧壁114的对上或邻近横向相对的鳍状物侧壁114的对形成栅极电介质层152，以及在栅极电介质层152上或邻近栅极电介质层152形成栅极电极154来制造，如本领域技术人员将理解的。如图18中示出的，可以利用公知的沉积和蚀刻技术来将栅极间隔体156沉积在栅极电极154上并在栅极电极154上图案化。
理解的是，源极区和漏极区(未示出)可以在栅极150的相对侧上形成在砷化铟镓有源沟道146中，或者可以在栅极150的相对侧上去除有源沟道146的部分，并且源极区和漏极区形成在其中。源极区和漏极区可以由相同的导电类型形成，例如p型导电。在本公开内容的实施例的一些实施方式中，源极区和漏极区可以具有基本上相同的掺杂浓度和分布，而在其它实施方式中，它们可以不同。理解的是，仅示出了n-MOS，p-MOS区将单独被图案化和处理。
图19-图26例示了本描述的另外的实施例。从图18开始，接着可以是替代栅极工艺，其中，栅极电介质152和栅极电极154可以由牺牲材料构成。电介质层162可以沉积在图8中的结构上方并被平坦化以暴露牺牲栅极电极154，如图19中示出的。牺牲栅极电极154和栅极电介质152可以被去除以暴露栅极间隔体156的剩余部分之间的砷化铟镓有源沟道146，形成暴露的有源沟道区146，如图20和图21中示出的(沿着图20中的线21-21的横截面视图，仅示出有横截面结构)。
如图22中示出的，隔离结构122可以在暴露的砷化铟镓有源沟道区146内凹陷，例如通过蚀刻，以暴露掺杂的子结构144的一部分，以使得选择性蚀刻(例如，湿法蚀刻、干法蚀刻、或者它们的组合)可以渗透到掺杂的子结构144中并去除该子结构144，包括成核层142，如图23中示出的。
可以沉积电介质材料166以填充从子结构144(见图22)和成核层142(见图22)的去除留下的空间，如图24中示出的，或者以形成空隙168，如图25中示出的。随后，可以形成晶体管的剩余部分，接下来是已知的处理流程，例如三栅极处理流程，如本领域技术人员将理解的。在另一个实施例中，如图26中示出的，可以形成栅极氧化物层172以包围暴露的有源沟道146，并且可以形成栅极电极层174以包围栅极氧化物层172，并且晶体管的剩余部件可以接着在单线配置或多线配置中的公知的全包围栅处理流程，如本领域技术人员也将理解的。
图27例示了根据本描述的一个实施方式的计算设备200。计算设备200承载板202。板202可以包括多个部件，包括但不限于处理器204和至少一个通信芯片206A、206B。处理器204物理和电气地耦合到板202。在某些实施方式中，至少一个通信芯片206A、206B也物理和电气地耦合到板202。在另外的实施方式中，通信芯片206A、206B是处理器204的部分。
取决于其应用，计算设备200可以包括其它部件，这些部件可以物理和电气耦合到板202，也可以不存在这样的耦合。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如硬盘驱动、压缩盘(CD)、数字多功能盘(DVD)等等)。
通信芯片206A、206B实现了无线通信，以便将数据传送到计算设备200以及从计算设备200传送数据。术语“无线”及其派生词可用于描述可通过使用经由非固态介质的经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示所关联的设备不包含任何导线，尽管在某些实施例中它们可能不含有。通信芯片206可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为3G、4G、5G及之后的任何其它无线协议。计算设备200可以包括多个通信芯片206A、206B。例如，第一通信芯片206A可以专用于较短距离无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片206B可以专用于较长距离无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它)。
计算设备200的处理器204包括如上面所描述的微电子晶体管。在术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。此外，通信芯片206A、206B可以包括如上面所描述地制造的微电子晶体管。
在各种实施方式中，计算设备200可以是膝上计算机、上网本、笔记本、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在另外的实施方式中，计算设备200可以是处理数据的任何其它电子设备。
应当理解的是，本描述的主题并非必须限于图1-图27中例示的具体应用。主题可以应用于其它微电子器件和组件应用，以及任何其它适当的晶体管应用，如对本领域技术人员来说将理解的。
以下示例涉及另外的实施例，其中，示例1是一种具有砷化铟镓有源沟道的微电子结构，其中，砷化铟镓有源沟道包括具有比砷化铟镓有源沟道的平均铟含量高的铟含量的至少一个表面。
在示例2中，示例1的主题可以可选地包括：砷化铟镓有源沟道包括具有一对相对的表面的鳍状物，并且其中，表面中的每个表面的铟含量都比砷化铟镓有源沟道的平均铟含量高。
在示例3中，示例1的主题可以可选地包括衬底，砷化铟镓有源沟道形成在衬底上方。
在示例4中，示例3的主题可以可选地包括：砷化铟镓有源沟道包括具有一对相对的表面的鳍状物，并且其中，表面中的每个表面的铟含量都比砷化铟镓有源沟道的平均铟含量高，并且其中，鳍状物的相对表面实质上垂直于衬底的第一表面。
在示例5中，示例3的主题可以可选地包括：子结构，该子结构形成在砷化铟镓有源沟道与衬底之间，其中，子结构邻接砷化铟镓有源沟道。
在示例6中，示例5的主题可以可选地包括：子结构包括掺杂物和选自由以下各项组成的组的材料：砷化铟镓、砷化铟、锑化铟。
在示例7中，示例5的主题可以可选地包括：子结构包括选自由以下各项组成的组的材料：砷化铟铝、磷化铟、磷化镓、砷化镓、锑化镓砷、锑化铝砷、砷化铟铝镓、磷化铟铝镓、砷化铝镓。
在示例8中，示例7的主题可以可选地包括掺杂物。
在示例9中，示例6或8的主题可以可选地包括：掺杂物包括p型掺杂物。
在示例10中，示例9的主题可以可选地包括：掺杂物选自由以下各项组成的组：镁、锌、碳、和铍。
在示例11中，示例3的主题可以可选地包括：绝缘缓冲体，该绝缘缓冲体形成在砷化铟镓有源沟道与衬底之间。
在示例12中，示例11的主题可以可选地包括：绝缘缓冲体包括绝缘材料。
在示例13中，示例11的主题可以可选地包括：绝缘缓冲体包括空隙。
在示例14中，示例3的主题可以可选地包括延伸到衬底中的成核沟槽和邻接成核沟槽的成核层。
在示例15中，示例14的主题可以可选地包括：成核沟槽包括具有(111)刻面的成核沟槽。
在示例16中，示例14的主题可以可选地包括：成核层包括选自由以下各项组成的组的材料：磷化铟、磷化镓、和砷化镓。
以下示例涉及另外的实施例，其中，示例17是一种制造微电子结构的方法，包括：在衬底上形成至少一个鳍状物，其中，至少一个鳍状物包括从衬底延伸的一对相对的侧壁；邻接鳍状物侧壁中的每个鳍状物侧壁形成隔离结构；通过去除至少一个鳍状物形成沟槽，其中，沟槽具有在大约50至500nm之间的高度以及小于大约50nm的宽度；以及在沟槽内形成砷化铟镓有源沟道，其中，砷化铟镓有源沟道的邻接沟槽的表面的铟含量高于砷化铟镓有源沟道的平均铟含量。
在示例18中，示例17的主题可以可选地包括：形成子结构，该子结构形成在砷化铟镓有源沟道与衬底之间，其中，子结构邻接砷化铟镓有源沟道。
在示例19中，示例18的主题可以可选地包括：形成子结构包括形成包括掺杂物和选自由以下各项组成的组的材料的子结构：砷化铟镓、砷化铟、和锑化铟。
在示例20中，示例18的主题可以可选地包括：形成子结构包括从选自由以下各项组成的组的材料中形成子结构：砷化铟铝、磷化铟、磷化镓、砷化镓、锑化镓砷、锑化铝砷、砷化铟铝镓、磷化铟铝镓、和砷化铝镓。
在示例21中，示例20的主题可以可选地包括：形成具有p型掺杂物的子结构。
在示例22中，示例19或21的主题可以可选地包括：掺杂物包括p型掺杂物。
在示例23中，示例22的主题可以可选地包括：形成具有选自由以下各项组成的组的p掺杂物的子结构：镁、锌、碳、和铍。
在示例24中，示例17的主题可以可选地包括：在砷化铟镓有源沟道与衬底之间形成绝缘缓冲体。
在示例25中，示例24的主题可以可选地包括：形成包括绝缘材料或空隙的绝缘缓冲体。
在示例26中，示例17的主题可以可选地包括：形成延伸到衬底中的成核沟槽以及形成邻接成核沟槽的成核层。
在示例27中，示例26的主题可以可选地包括：形成成核沟槽包括形成具有(111)刻面的成核沟槽。
在示例28中，示例26的主题可以可选地包括：由选自由以下各项组成的组的材料形成成核层：磷化铟、磷化镓、和砷化镓。
以下示例涉及另外的实施例，其中，示例29是一种电子系统，包括板；以及微电子器件，该微电子器件附接到板，其中，微电子器件包括至少一个晶体管，该至少一个晶体管包括砷化铟镓有源沟道，其中，砷化铟镓有源沟道包括具有比砷化铟镓有源沟道的平均铟含量高的铟含量的至少一个表面。
在示例30中，示例29的主题可以可选地包括：砷化铟镓有源沟道包括具有相对表面的对的鳍状物，并且其中，表面中的每个表面的铟含量都比砷化铟镓有源沟道的平均铟含量高。
因此，已经在本描述的具体实施例中进行了描述，理解的是，由所附权利要求限定的本描述将不由在以上描述中阐述的具体细节来限制，这是因为在不脱离其精神和范围的情况下，其许多明显变形是可能的。

Claims (25)

1.一种具有砷化铟镓有源沟道的微电子结构，其中，所述砷化铟镓有源沟道包括具有比所述砷化铟镓有源沟道的平均铟含量高的铟含量的至少一个表面。
2.根据权利要求1所述的微电子结构，其中，所述砷化铟镓有源沟道包括鳍状物，所述鳍状物具有一对相对的表面，并且其中，所述表面中的每个表面的铟含量都比所述砷化铟镓有源沟道的平均铟含量高。
3.根据权利要求1所述的微电子结构，还包括衬底，所述砷化铟镓有源沟道形成在所述衬底上方。
4.根据权利要求3所述的微电子结构，其中，所述砷化铟镓有源沟道包括鳍状物，所述鳍状物具有一对相对的表面，并且其中，所述表面中的每个表面的铟含量都比所述砷化铟镓有源沟道的平均铟含量高，并且其中，所述鳍状物的所述相对的表面实质上垂直于所述衬底的第一表面。
5.根据权利要求3所述的微电子结构，还包括子结构，所述子结构形成在所述砷化铟镓有源沟道与所述衬底之间，其中，所述子结构邻接所述砷化铟镓有源沟道。
6.根据权利要求5所述的微电子结构，其中，所述子结构包括掺杂物，和选自由以下各项构成的组的材料：砷化铟镓、砷化铟、锑化铟。
7.根据权利要求5所述的微电子结构，其中，所述子结构包括选自由以下各项构成的组的材料：砷化铟铝、磷化铟、磷化镓、砷化镓、锑化镓砷、锑化铝砷、砷化铟铝镓、磷化铟铝镓、和砷化铝镓。
8.根据权利要求7所述的微电子结构，还包括掺杂物。
9.根据权利要求6或8所述的微电子结构，其中，所述掺杂物包括p型掺杂物，所述p型掺杂物选自由以下各项组成的组：镁、锌、碳、和铍。
10.根据权利要求3所述的微电子结构，还包括绝缘缓冲体，所述绝缘缓冲体形成在所述砷化铟镓有源沟道与所述衬底之间。
11.根据权利要求3所述微电子结构，还包括延伸到所述衬底中的成核沟槽、以及邻接所述成核沟槽的成核层。
12.根据权利要求11所述的微电子结构，其中，所述成核沟槽包括具有(111)刻面的成核沟槽。
13.根据权利要求11所述的微电子结构，其中，所述成核层包括选自由以下各项构成的组的材料：磷化铟、磷化镓、和砷化镓。
14.一种制造微电子结构的方法，包括：
在衬底上形成至少一个鳍状物，其中，所述至少一个鳍状物包括从所述衬底延伸的一对相对的侧壁；
形成与所述鳍状物侧壁中的每个鳍状物侧壁邻接的隔离结构；
通过去除所述至少一个鳍状物来形成沟槽，其中，所述沟槽的高度在大约50至500nm之间，并且所述沟槽的宽度小于大约50nm；以及
在所述沟槽内形成砷化铟镓有源沟道，其中，所述砷化铟镓有源沟道的邻接所述沟槽的表面的铟含量高于所述砷化铟镓有源沟道的平均铟含量。
15.根据权利要求14所述的方法，还包括：形成子结构，所述子结构被形成在所述砷化铟镓有源沟道与所述衬底之间，其中，所述子结构邻接所述砷化铟镓有源沟道。
16.根据权利要求15所述的方法，其中，形成所述子结构包括形成包括掺杂物和选自由以下各项构成的组的材料的子结构：砷化铟镓、砷化铟、和锑化铟。
17.根据权利要求15所述的方法，其中，形成所述子结构包括由选自由以下各项构成的组的材料形成所述子结构：砷化铟铝、磷化铟、磷化镓、砷化镓、锑化镓砷、锑化铝砷、砷化铟铝镓、磷化铟铝镓、和砷化铝镓。
18.根据权利要求17所述的方法，其中，形成所述子结构还包括形成具有掺杂物的子结构。
19.根据权利要求16或18所述的方法，其中，形成具有所述掺杂物的所述子结构包括形成具有p型掺杂物的子结构，所述p型掺杂物选自由以下各项构成的组：镁、锌、碳、和铍。
20.根据权利要求14所述的方法，还包括：在所述砷化铟镓有源沟道与所述衬底之间形成绝缘缓冲体。
21.根据权利要求14所述的方法，还包括：形成延伸到所述衬底中的成核沟槽，以及形成邻接所述成核沟槽的成核层。
22.根据权利要求21所述的方法，其中，形成所述成核沟槽包括形成具有(111)刻面的成核沟槽。
23.根据权利要求21所述的方法，其中，形成所述成核层包括由选自由以下各项构成的组的材料形成所述成核层：磷化铟、磷化镓、和砷化镓。
24.一种电子系统，包括
板；以及
微电子器件，所述微电子器件附接到所述板，其中，所述微电子器件包括至少一个晶体管，所述至少一个晶体管包括砷化铟镓有源沟道，其中，所述砷化铟镓有源沟道包括具有比所述砷化铟镓有源沟道的平均铟含量高的铟含量的至少一个表面。
25.根据权利要求24所述的电子系统，其中，所述砷化铟镓有源沟道包括鳍状物，所述鳍状物具有一对相对的表面，并且其中，所述表面中的每个表面的铟含量都比所述砷化铟镓有源沟道的所述平均铟含量高。
CN201480081309.6A 2014-09-19 2014-09-19 创建具有富铟表面的砷化铟镓有源沟道的装置和方法 Active CN106575672B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/056526 WO2016043769A1 (en) 2014-09-19 2014-09-19 Apparatus and methods to create an indium gallium arsenide active channel having indium rich surfaces

Publications (2)

Publication Number Publication Date
CN106575672A true CN106575672A (zh) 2017-04-19
CN106575672B CN106575672B (zh) 2020-11-10

Family

ID=55533646

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480081309.6A Active CN106575672B (zh) 2014-09-19 2014-09-19 创建具有富铟表面的砷化铟镓有源沟道的装置和方法

Country Status (6)

Country Link
US (1) US10290709B2 (zh)
EP (1) EP3195366B1 (zh)
KR (1) KR102248475B1 (zh)
CN (1) CN106575672B (zh)
TW (1) TWI665736B (zh)
WO (1) WO2016043769A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107403832A (zh) * 2017-07-26 2017-11-28 华南理工大学 一种高性能薄膜晶体管及其用途
CN109427907A (zh) * 2017-08-30 2019-03-05 三星电子株式会社 半导体器件及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586848B2 (en) * 2016-02-22 2020-03-10 Intel Corporation Apparatus and methods to create an active channel having indium rich side and bottom surfaces
EP3437137A4 (en) 2016-04-01 2019-11-27 INTEL Corporation FIN INDIUM CONTAINING INDIUM CURRENT TRANSISTOR DEVICE
JP6652451B2 (ja) 2016-06-14 2020-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11450527B2 (en) * 2016-07-02 2022-09-20 Intel Corporation Engineering tensile strain buffer in art for high quality Ge channel
WO2018009158A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Conformal films including metal gallium carbide and metal indium carbide for device applications and their fabrication
WO2019066885A1 (en) * 2017-09-29 2019-04-04 Intel Corporation ENHANCED CHANNEL LAYER FORMED IN TRENCHING TECHNIQUE

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045582A1 (en) * 2000-05-22 2001-11-29 Schmidt Oliver G. Field-effect transistor based on embedded cluster structures and process for its production
CN101924105A (zh) * 2009-05-29 2010-12-22 台湾积体电路制造股份有限公司 集成电路结构
CN103311296A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 具有高迁移率和高能带隙材料的半导体结构及方法
US20140166981A1 (en) * 2012-12-18 2014-06-19 Brian S. Doyle Vertical nanowire transistor with axially engineered semiconductor and gate metallization

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
JPH0669248A (ja) * 1992-08-19 1994-03-11 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JP3116731B2 (ja) * 1994-07-25 2000-12-11 株式会社日立製作所 格子不整合系積層結晶構造およびそれを用いた半導体装置
US6388390B2 (en) 1999-04-06 2002-05-14 Erwin J. Rachwal Flashlight
JP2002151688A (ja) 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
US7611943B2 (en) 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
US7335959B2 (en) 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
KR100594327B1 (ko) 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
WO2006125040A2 (en) 2005-05-17 2006-11-23 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7902571B2 (en) 2005-08-04 2011-03-08 Hitachi Cable, Ltd. III-V group compound semiconductor device including a buffer layer having III-V group compound semiconductor crystal
US7799592B2 (en) 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
JP2009170511A (ja) 2008-01-11 2009-07-30 Toshiba Corp 半導体素子及び半導体装置
US8017933B2 (en) * 2008-06-30 2011-09-13 Intel Corporation Compositionally-graded quantum-well channels for semiconductor devices
DE102008030864B4 (de) 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8889494B2 (en) 2010-12-29 2014-11-18 Globalfoundries Singapore Pte. Ltd. Finfet
US8987824B2 (en) 2011-11-22 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices
US8604548B2 (en) 2011-11-23 2013-12-10 United Microelectronics Corp. Semiconductor device having ESD device
US8896066B2 (en) 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
US9607987B2 (en) 2011-12-21 2017-03-28 Intel Corporation Methods for forming fins for metal oxide semiconductor device structures
KR101654443B1 (ko) 2011-12-23 2016-09-05 인텔 코포레이션 비평면 게이트 올어라운드 장치 및 그의 제조 방법
WO2013121926A1 (ja) 2012-02-13 2013-08-22 東京エレクトロン株式会社 半導体装置及びその製造方法
US9735239B2 (en) * 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
US11037923B2 (en) 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
US8691640B1 (en) 2013-01-21 2014-04-08 Globalfoundries Inc. Methods of forming dielectrically isolated fins for a FinFET semiconductor by performing an etching process wherein the etch rate is modified via inclusion of a dopant material
US8822290B2 (en) 2013-01-25 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8859372B2 (en) 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
KR101401274B1 (ko) 2013-02-26 2014-05-29 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법
US9385198B2 (en) * 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9685381B2 (en) 2013-06-28 2017-06-20 Intel Corporation Integrating VLSI-compatible fin structures with selective epitaxial growth and fabricating devices thereon

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045582A1 (en) * 2000-05-22 2001-11-29 Schmidt Oliver G. Field-effect transistor based on embedded cluster structures and process for its production
CN101924105A (zh) * 2009-05-29 2010-12-22 台湾积体电路制造股份有限公司 集成电路结构
CN103311296A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 具有高迁移率和高能带隙材料的半导体结构及方法
US20140166981A1 (en) * 2012-12-18 2014-06-19 Brian S. Doyle Vertical nanowire transistor with axially engineered semiconductor and gate metallization

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107403832A (zh) * 2017-07-26 2017-11-28 华南理工大学 一种高性能薄膜晶体管及其用途
CN109427907A (zh) * 2017-08-30 2019-03-05 三星电子株式会社 半导体器件及其制造方法
CN109427907B (zh) * 2017-08-30 2023-11-07 三星电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN106575672B (zh) 2020-11-10
US20170229543A1 (en) 2017-08-10
WO2016043769A1 (en) 2016-03-24
EP3195366A1 (en) 2017-07-26
EP3195366B1 (en) 2020-10-21
EP3195366A4 (en) 2018-05-02
KR20170057234A (ko) 2017-05-24
US10290709B2 (en) 2019-05-14
TWI665736B (zh) 2019-07-11
TW201631668A (zh) 2016-09-01
KR102248475B1 (ko) 2021-05-06

Similar Documents

Publication Publication Date Title
CN106575672A (zh) 创建具有富铟表面的砷化铟镓有源沟道的装置和方法
CN104011841B (zh) 用于形成金属氧化物半导体器件结构的鳍的方法
US10068970B2 (en) Nanowire isolation scheme to reduce parasitic capacitance
CN104011842A (zh) 用于高鳍状物的硬掩模蚀刻停止层
TWI720979B (zh) 用以建立延伸到電晶體的閘控區之緩衝器的裝置和方法
TWI706475B (zh) 用以建立具有富含銦之側邊與底部表面的主動通道之設備及方法
TWI673872B (zh) 產生摻雜子結構用以減少微電子電晶體中的洩漏的裝置及方法
CN106663695B (zh) 用于创建缓冲区以减少微电子晶体管中的泄漏的装置和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant