CN106559038A - 晶振电路 - Google Patents
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Abstract
本发明提供一种晶振电路，其包括晶振电路单元和激励电路。晶振电路单元包括晶振元器件、电容C1、电容C2、偏置电阻R1和驱动电路。其中，电容C1的一端与晶振元器件的输入端子相连，其另一端与地节点相连；电容C2的一端与晶振元器件的输出端子相连，其另一端与地节点相连；偏置电阻R1连接于晶振元器件的输入端子和输出端子之间；驱动电路的输入端和输出端分别与晶振元器件的输入端子和输出端子相连。激励电路的输出端与晶振元器件的输入端子相连，在晶振单元起振时，先由激励电路经晶振元器件的输入端子，向晶振元器件注入与晶振元器件的选通频率一致的激励电流。与现有技术相比，本发明增设了激励电路，从而可以加快晶振起振速度，缩短起振时间。
Description
【技术领域】
本发明涉及电路设计领域，特别涉及一种能加快晶振起振速度的晶振电路。
【背景技术】
在现有绝大部分IC(interchange，集成电路)中，都需要用到一个精准的时钟信号，这样才能设计依赖于此时钟信号的同步数字逻辑电路，其中，产生该时钟信号的电路称为晶振电路。
请参考图1所示，其为传统的晶振电路在一个实施例中的电路示意图，图1所示的晶振电路包括外部器件X1、C1和C2，以及内部器件INV1和R1。其中，X1是外挂晶振元器件，它是一个选频电路，决定了晶振电路的振荡频率；C1和C2为外挂电容，其实现了巴克豪森准则中产生振荡的相移条件；R1是内部偏置电阻，其作用是给内部驱动电路110提供一个偏置工作点；INV1是内部驱动电路110，其实现了巴克豪森准则中产生振荡的增益条件。当C1、C2、INV1和R1的尺寸被合理设计时，只要满足了巴克豪森的相移条件和增益条件，图1所示的晶振电路就能够产生一个振荡频率由X1确定的时钟信号。
随着时代的进步，芯片对时钟信号起振速度的要求越来越高，特别是某些需要对晶振电路进行频繁开关的系统，每次开启晶振电路都要花费大量时间来等待其振荡达到稳定，显然是不可接受的。
因此，有必要提供一种改进的技术方案来加快晶振电路的起振速度。
【发明内容】
本发明的目的在于提供一种晶振电路，其可以加快晶振起振速度，缩短起振时间。
为了解决上述问题，根据本发明的一个方面，本发明提供一种晶振电路，其包括晶振电路单元，所述晶振电路单元包括晶振元器件、电容C1、电容C2、偏置电阻R1和驱动电路，其中，电容C1的一端与晶振元器件的输入端子相连，其另一端与地节点相连；电容C2的一端与晶振元器件的输出端子相连，其另一端与地节点相连；偏置电阻R1连接于晶振元器件的输入端子和输出端子之间；驱动电路的输入端和输出端分别与所述晶振元器件的输入端子和输出端子相连。所述晶振电路还包括激励电路，所述激励电路的输出端与晶振元器件的输入端子相连，在晶振单元起振时，先由所述激励电路经晶振元器件的输入端子，向晶振元器件注入与晶振元器件的选通频率一致的激励电流。
进一步的，所述激励电路的使能端与使能信号EN2相连，在所述晶振电路单元起振时：首先，使能信号EN2为第一逻辑电平，使得所述激励电路工作，所述激励电路向晶振元器件注入所述激励电流；然后，预定时间后，使能信号EN2为第二逻辑电平，使得所述激励电路不工作。
进一步的，所述激励电路包括RC充放电电路和压控振荡器。所述RC充放电电路包括电阻Rcnt、电容Ccnt、开关SW1和SW2，其中，电阻Rcnt、开关SW1和SW2依次串联于电压源和地节点之间，开关SW1和SW2之间的连接节点与所述RC充放电电路的输出端相连，电容Ccnt连接于所述RC充放电电路的输出端和地节点之间；开关SW1和SW2的控制端均受控于使能信号EN2。所述压控振荡器的压控输入端与所述RC充放电电路的输出端相连，其输出端与所述晶振元器件的输入端子相连，所述压控振荡器基于其压控端的电压V输出对应频率的振荡信号。
进一步的，使能信号EN2为第一逻辑电平时，开关SW1导通，开关SW2关断，RC充放电电路的输出电压上升，使压控振荡器开始振荡，若压控振荡器的输出频率与晶振元器件的选通频率一致时，会给晶振元器件内注入所述激励电流；使能信号EN2为第二逻辑电平时，开关SW1导通，开关SW2关断，压控振荡器被关闭。
进一步的，所述压控振荡器包括PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7，以及NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6和MN7。其中，PMOS晶体管MP7的源极与电压源相连，PMOS晶体管MP7的栅极与其漏极相连；NMOS晶体管MN7的漏极与PMOS晶体管MP7的漏极相连，其源极与地节点相连，其栅极与压控振荡器的压控端相连。PMOS晶体管MP2的源极与电压源相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP1的源极相连：PMOS晶体管MP1的漏极与NMOS晶体管MN2的漏极相连，其栅极与NMOS晶体管MN2的栅极相连；NMOS晶体管MN1的漏极与NMOS晶体管MN2的源极相连，其源极与地节点相连，其栅极与压控振荡器的压控端相连。PMOS晶体管MP4的源极与电压源相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP3的源极相连：PMOS晶体管MP3的漏极与NMOS晶体管MN4的漏极相连，其栅极与NMOS晶体管MN4的栅极相连；NMOS晶体管MN3的漏极与NMOS晶体管MN4的源极相连，其源极与地节点相连，其栅极与压控振荡器的压控端相连。PMOS晶体管MP6的源极与电压源相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP5的源极相连：PMOS晶体管MP5的漏极与NMOS晶体管MN6的漏极相连，其栅极与NMOS晶体管MN6的栅极相连；NMOS晶体管MN5的漏极与NMOS晶体管MN6的源极相连，其源极与地节点相连，其栅极与压控振荡器的压控端相连。PMOS晶体管MP1的栅极与压控振荡器的输出端VOUT相连，PMOS晶体管MP3的栅极与PMOS晶体管MP1的漏极相连，PMOS晶体管MP5的栅极与PMOS晶体管MP3的漏极相连，PMOS晶体管MP5的漏极与压控振荡器的输出端VOUT相连。
进一步的，所述驱动电路、激励电路和偏置电阻R1集成于芯片内；晶振元器件、电容C1和电容C2置于该芯片外。
进一步的，所述驱动电路包括第一反相器，所述第一反相器的输入端和输出端分别与所述晶振元器件的输入端子和输出端子相连。
进一步的，所述驱动电路还包括第二反相器、开关K1和开关K2，其中，第二反相器的输入端和输出端分别与所述晶振元器件的输入端子和输出端子相连；开关K1连接于第二反相器的电源端和电压源之间，开关K2连接于第二反相器的接地端和地节点之间，开关K1和开关K2的控制端均与使能信号EN1相连。
进一步的，当所述晶振电路单元起振时，使能信号EN1为第一逻辑电平，使得开关K1和K2导通，此时，第一反相器与并联第二反相器，以此来增强驱动电路的驱动能力；当所述晶振电路单元振荡稳定后，使能信号EN1为第二逻辑电平，使得开关K1和K2关断，此时，仅第一反相器作为驱动电路使用。
进一步的，所述晶振元器件为石英晶振。
与现有技术相比，本发明增设了激励电路，在晶振起振时，先由所述激励电路经外挂晶振元器件的输入端子，向外挂晶振元器件注入一股频率为晶振选通频率的电流，从而抬高晶振内部噪声电流的起振幅度，进而缩短晶振电路的起振时间。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为传统的晶振电路在一个实施例中的电路示意图；
图2为本发明在一个实施例中的晶振电路单元的电路示意图；
图3为图2中的晶振元器件X1在一个实施例中的等效电路示意图；
图4为本发明在另一个实施例中的晶振电路的电路示意图；
图5为图4中的激励电路在一个实施例中的电路示意图；
图6为RC充放电电路在充电过程中，输出电压VCTL的波形图；
图7为图4所示的晶振电路在一个实施例中的仿真波形图；
图8为图7所示的仿真波形图的部分放大示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
由于某些系统需要时钟信号能够迅速的建立起来，因此，本发明对现有的晶振电路进行了改进，以得到能加快晶振起振速度的晶振电路。
请参考图2所示，其为本发明在一个实施例中的晶振电路单元的电路示意图。图2所示的晶振电路单元包括晶振元器件X1、第一电容C1、第二电容C2、偏置电阻R1，驱动电路210，其中，驱动电路210和偏置电阻R1集成于芯片内；晶振元器件X1、第一电容C1和第二电容C2置于该芯片外。其中，第一电容C1的一端与晶振元器件X1的输入端子XIN相连，其另一端与地节点相连；第二电容C2的一端与晶振元器件X1的输出端子XOUT相连，其另一端与地节点相连；偏置电阻R1连接于晶振元器件X1的输入端子XIN和输出端子XOUT之间；驱动电路210包括第一反相器INV1、第二反相器INV2、开关K1和开关K2，其中，第一反相器INV1的输入端与所述晶振元器件X1的输入端子XIN相连，其输出端与所述晶振元器件X1的输出端子XOUT相连；第二反相器INV2的输入端与所述晶振元器件X1的输入端子XIN相连，其输出端与所述晶振元器件X1的输出端子XOUT相连，开关K1连接于第二反相器INV2的电源端和电压源VDD之间，将开关K2连接于第二反相器INV2的接地端和地节点之间，开关K1和开关K2的控制端均与使能信号EN1相连。
其中，晶振元器件X1是一个选频电路，其决定了晶振电路单元的振荡频率；电容C1和C2为外挂电容，其实现了巴克豪森准则中产生振荡的相移条件；偏置电阻R1的作用是给驱动电路210提供一个偏置工作点；驱动电路210的作用是将输入端子XIN的信号反相放大后提供给输出端子XOUT，其实现了巴克豪森准则中产生振荡的增益条件。只要满足了巴克豪森的相移条件和增益条件，图2所示的晶振电路单元就能够产生一个振荡频率由晶振元器件X1确定的时钟信号。
图2中的晶振元器件X1可以是石英晶振等晶振元件。请参考图3所示，其为图2中的晶振元器件X1在一个实施例中的等效电路图，图3所示的晶振元器件为石英晶振，其等效于一个电感电阻电容(LRC)电路，其包括等效电感Ls、等效电阻Rs、等效电容Cs和伴生电容Cp，其中，等效电感Ls、等效电阻Rs、等效电容Cs串联于晶振元器件X1的输入端子XIN和输出端子XOUT之间，伴生电容Cp连接于晶振元器件X1的输入端子XIN和输出端子XOUT之间。
与图1相比，图2所示的晶振电路单元通过在第一反相器INV1上并联第二反相器INV2，以此来增强驱动电路210的驱动能力，从而加快晶振电路单元的起振速度。但是，增强驱动能力的缺点是会增加功耗，所以，在图2所示的晶振电路单元中，将开关K1连接于第二反相器INV2的电源端和电压源VDD之间，将开关K2连接于第二反相器INV2的接地端和地节点之间，开关K1和开关K2的控制端均与使能信号EN1相连。
图2所示的晶振电路单元的具体工作过程为，当所述晶振电路单元起振时，使能信号EN1输出第一逻辑电平，使得开关K1和K2导通，此时，第一反相器INV1与并联第二反相器INV2，以此来增强驱动电路210的驱动能力；当所述晶振电路单元振荡稳定后，使能信号EN1输出第二逻辑电平，使得开关K1和K2关断，此时，仅第一反相器INV1作为驱动电路使用。这样，仅在晶振电路单元起振阶段打开第二反相器INV2，而等到晶振电路单元振荡稳定后，再关闭第二反相器INV2，从而即加快了晶振起振速度，又降低了正常工作时的功耗。
图2所示的晶振电路单元基本解决了晶振电路快速起振的问题，对于一般的系统需要应该够用了。但是，随着时代的进步，芯片对时钟信号起振速度的要求越来越高，如果一味的通过增加反相器INV2的尺寸来加快起振速度的话，会遇到瓶颈。一方面，是因为反相器INV2的面积会变得非常的大，不利于降低芯片的成本；另一方面，反相器INV2的面积增加到一定程度会导致起振速度饱和，即起振速度随反相器INV2的尺寸增加而增加的非常缓慢。为了解决图2所示设计遇到的瓶颈，我们还可以引入另一种能加快晶振电路起振的激励电路。鉴于图2中加快起振速度的电路依然有效，故新的激励电路达到的效果可以和图2所示电路达到的效果相叠加，从而达到大幅加快晶振起振速度的目的。
因为晶振电路的起振靠的是把晶振元器件X1中，等效电感Ls、等效电阻Rs和等效电容Cs这路上存在的选通频率的噪声电流进行放大，直到该频率的噪声电流被放大到满幅才算起振完成。由此可见，影响起振速度的两个因素分别是：选通频率的噪声电流的起始幅度和噪声电流被放大的速度。图2所示的驱动电路210就是加快噪声电流被放大的速度；而本发明中新增的激励电路是通过给晶振元器件注入一股频率为晶振选通频率的电流，来加大晶振内选通频率的噪声电流的起始幅度。
请参考图4所示，其为本发明在另一个实施例中的晶振电路的电路示意图，图4所示的晶振电路包括晶振电路单元410和激励电路420。图4中的晶振电路单元410与图2所示的晶振电路单元相同，其电路结构及工作过程可参见上述对图2所示的晶振电路的描述。图4中，驱动电路412、激励电路420和偏置电阻R1集成于芯片内；晶振元器件X1、第一电容C1和第二电容C2置于该芯片外。
所述激励电路420的使能端与使能信号EN2相连，其输出端与晶振电路单元410中的晶振元器件X1的输入端子XIN相连。在所述晶振电路单元410起振时，首先，使能信号EN2输出第一逻辑电平，使得所述激励电路420工作，所述激励电路420经晶振元器件X1的输入端子XIN，向晶振元器件X1注入一激励电流，该激励电流的频率与晶振元器件X1的选通频率一致，从而增大晶振元器件X1内选通频率的噪声电流的起始幅度；然后，预定时间后，使能信号EN2输出第二逻辑电平，使得所述激励电路420不工作。这样，在晶振单元410起振时，先由所述激励电路420经晶振元器件X1的输入端子XIN，向晶振元器件X1注入与晶振元器件X1的选通频率一致的激励电流，从而增大晶振元器件X1内选通频率的噪声电流的起始幅度，进而加快晶振起振速度。
请参考图5所示，其为图4中的激励电路在一个实施例中的电路示意图。图5所示的激励电路包括RC充放电电路510和压控振荡器520。
RC充放电电路510包括电阻Rcnt、电容Ccnt、开关SW1和SW2。其中，电阻Rcnt、开关SW1和SW2依次串联于电压源VDD和地节点之间，开关SW1和SW2之间的连接节点与所述RC充放电电路510的输出端VCTL相连，电容Ccnt连接于所述RC充放电电路510的输出端VCTL和地节点之间；开关SW1的控制端与使能信号EN2相连，开关SW2的控制端与使能信号EN2B相连，使能信号EN2和EN2B互为反信号，即当使能信号EN2为高电平时，使能信号EN2B为低电平；当使能信号EN2为低电平时，使能信号EN2B为高电平。
所述压控振荡器520的压控端与所述RC充放电电路510的输出端VCTL相连，其输出端VOUT与所述晶振元器件X1的输入端子XIN相连。所述压控振荡器520基于其压控端的电压VCTL输出对应频率的振荡信号。
在图5所示的实施例中，所述压控振荡器520包括PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7，以及NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6和MN7。具体的，PMOS晶体管MP7的源极与电压源VDD相连，PMOS晶体管MP7的栅极与其漏极相连；NMOS晶体管MN7的漏极与PMOS晶体管MP7的漏极相连，其源极与地节点相连，其栅极与压控振荡器520的压控端相连。PMOS晶体管MP2的源极与电压源VDD相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP1的源极相连：PMOS晶体管MP1的漏极与NMOS晶体管MN2的漏极相连，其栅极与NMOS晶体管MN2的栅极相连；NMOS晶体管MN1的漏极与NMOS晶体管MN2的源极相连，其源极与地节点相连，其栅极与压控振荡器520的压控端相连。PMOS晶体管MP4的源极与电压源VDD相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP3的源极相连：PMOS晶体管MP3的漏极与NMOS晶体管MN4的漏极相连，其栅极与NMOS晶体管MN4的栅极相连；NMOS晶体管MN3的漏极与NMOS晶体管MN4的源极相连，其源极与地节点相连，其栅极与压控振荡器520的压控端相连。PMOS晶体管MP6的源极与电压源VDD相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP5的源极相连：PMOS晶体管MP5的漏极与NMOS晶体管MN6的漏极相连，其栅极与NMOS晶体管MN6的栅极相连；NMOS晶体管MN5的漏极与NMOS晶体管MN6的源极相连，其源极与地节点相连，其栅极与压控振荡器520的压控端相连。PMOS晶体管MP1的栅极与压控振荡器520的输出端VOUT相连，PMOS晶体管MP3的栅极与PMOS晶体管MP1的漏极相连，PMOS晶体管MP5的栅极与PMOS晶体管MP3的漏极相连，PMOS晶体管MP5的漏极与压控振荡器520的输出端VOUT相连。
在其他实施例中，图5所示的压控振荡器520也可以为现有技术中的其它压控振荡器，只要该压控振荡器的输出频率与输入控制电压有对应关系即可。
为了便于理解本发明，以下结合图5具体介绍图4所示的晶振电路的工作过程。
在整个电路使能之前，使能信号EN2＝0(第二逻辑电平)，使能信号EN2B＝1，开关SW1关断，开关SW2导通，此时，RC充放电电路510的输出电压VCTL＝0，压控振荡器520处于关闭状态，压控振荡器520的输出端VOUT为高阻态。此时为整个电路的初始状态。
在晶振电路单元410起振时，需要先使能激励电路420，此时，使能信号EN2变为1(第一逻辑电平)，使能信号EN2B变为0，开关SW1导通，开关SW2关断，电压源VDD通过电阻Rcnt往电容Ccnt慢慢充电，使得RC充放电电路510的输出电压VCTL上升，从而压控振荡器520开始振荡，压控振荡器520放入输出频率随着输出电压VCTL的上升而增加。请参见图6所示，其为RC充放电电路510在充电过程中，输出电压VCTL的波形图。当压控振荡器520的输出频率上升到晶振元器件X1的选通频率时，会给晶振元器件X1内的等效电阻Rs、等效电感Ls和等效电容Cs这一路瞬间注入一股频率为选通频率的电流(即激励电流)，我们可以发现，晶振元器件X1内的这路噪声电流IS会突然变大，从而抬高了晶振元器件X1内部选通频率的噪声电流的起始幅度。
然后，再关闭能激励电路420，让使能信号EN2变为0(第二逻辑电平)，让使能信号EN2B变为1，此时，RC充放电电路510的输出电压VCTL立刻被置于0，压控振荡器520重新回归关闭状态，压控振荡器520的输出端VOUT为高阻态。激励电路420完全脱离晶振电路单元410。
最后就是晶振电路单元410的常规起振阶段，晶振元器件X1内部选通频率的噪声电流IS被逐渐线性放大，最后达到满幅，从而起振完成。
请参考图7所示，其为图4所示的晶振电路在一个实施例中的仿真波形图；请参见图8所示，其为图7所示的仿真波形图的部分放大示意图，其显示了激励电路420工作时，晶振电路的仿真波形。为了简化起见，使能信号EN1＝1，先不讨论反相器INV2的加速起振作用。由图7和图8可以发现，在激励电路420被使能后，当输入端子XIN的频率达到晶振元器件X1的选通频率时，晶振元器件X1内的噪声电流IS瞬间被突然放大的波形；在激励电路420电路被关闭后，噪声电流IS被持续线性放大直到最后起振完成。由于可见，本发明通过给晶振元器件X1注入一股频率为选通频率电流的方式，达到加快晶振起振的目的，而且这种方式可以与前述加快噪声电流放大速度的方式相叠加，从而达到大幅加快晶振起振速度的目的。
需要特别说明的是，本发明中的激励电路420也可以和图1所示的传统的晶振电路相结合，即将图4所示的第二反相器IV2、开关K1和K2省略。
综上所述，本发明中晶振电路包括晶振电路单元410和激励电路220，所述激励电路420的使能端与使能信号EN2相连，其输出端与晶振电路单元410中的晶振元器件X1的输入端子XIN相连。在晶振单元起振时，先由所述激励电路420经晶振元器件X1的输入端子XIN，向晶振元器件X1注入频率与选通频率一致的激励电流，从而增大晶振元器件X1内选通频率的噪声电流的起始幅度，进而加快晶振起振速度。
在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (10)
1.一种晶振电路，其包括晶振电路单元，所述晶振电路单元包括晶振元器件、电容C1、电容C2、偏置电阻R1和驱动电路，
其中，电容C1的一端与晶振元器件的输入端子相连，其另一端与地节点相连；电容C2的一端与晶振元器件的输出端子相连，其另一端与地节点相连；偏置电阻R1连接于晶振元器件的输入端子和输出端子之间；驱动电路的输入端和输出端分别与所述晶振元器件的输入端子和输出端子相连，
其特征在于，所述晶振电路还包括激励电路，所述激励电路的输出端与晶振元器件的输入端子相连，在晶振单元起振时，先由所述激励电路经晶振元器件的输入端子，向晶振元器件注入与晶振元器件的选通频率一致的激励电流。
2.根据权利要求1所述的晶振电路，其特征在于，
所述激励电路的使能端与使能信号EN2相连，在所述晶振电路单元起振时：
首先，使能信号EN2为第一逻辑电平，使得所述激励电路工作，所述激励电路向晶振元器件注入所述激励电流；
然后，预定时间后，使能信号EN2为第二逻辑电平，使得所述激励电路不工作。
3.根据权利要求2所述的晶振电路，其特征在于，所述激励电路包括RC充放电电路和压控振荡器，
所述RC充放电电路包括电阻Rcnt、电容Ccnt、开关SW1和SW2，其中，电阻Rcnt、开关SW1和SW2依次串联于电压源和地节点之间，开关SW1和SW2之间的连接节点与所述RC充放电电路的输出端相连，电容Ccnt连接于所述RC充放电电路的输出端和地节点之间；开关SW1和SW2的控制端均受控于使能信号EN2；
所述压控振荡器的压控输入端与所述RC充放电电路的输出端相连，其输出端与所述晶振元器件的输入端子相连，所述压控振荡器基于其压控端的电压V输出对应频率的振荡信号。
4.根据权利要求3所述的晶振电路，其特征在于，
使能信号EN2为第一逻辑电平时，开关SW1导通，开关SW2关断，RC充放电电路的输出电压上升，使压控振荡器开始振荡，若压控振荡器的输出频率与晶振元器件的选通频率一致时，会给晶振元器件内注入所述激励电流；
使能信号EN2为第二逻辑电平时，开关SW1导通，开关SW2关断，压控振荡器被关闭。
5.根据权利要求4所述的晶振电路，其特征在于，
所述压控振荡器包括PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7，以及NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6和MN7，
其中，PMOS晶体管MP7的源极与电压源相连，PMOS晶体管MP7的栅极与其漏极相连；NMOS晶体管MN7的漏极与PMOS晶体管MP7的漏极相连，其源极与地节点相连，其栅极与压控振荡器的压控端相连，
PMOS晶体管MP2的源极与电压源相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP1的源极相连：PMOS晶体管MP1的漏极与NMOS晶体管MN2的漏极相连，其栅极与NMOS晶体管MN2的栅极相连；NMOS晶体管MN1的漏极与NMOS晶体管MN2的源极相连，其源极与地节点相连，其栅极与压控振荡器的压控端相连，
PMOS晶体管MP4的源极与电压源相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP3的源极相连：PMOS晶体管MP3的漏极与NMOS晶体管MN4的漏极相连，其栅极与NMOS晶体管MN4的栅极相连；NMOS晶体管MN3的漏极与NMOS晶体管MN4的源极相连，其源极与地节点相连，其栅极与压控振荡器的压控端相连，
PMOS晶体管MP6的源极与电压源相连，其栅极与PMOS晶体管MP7的栅极相连，其漏极与PMOS晶体管MP5的源极相连：PMOS晶体管MP5的漏极与NMOS晶体管MN6的漏极相连，其栅极与NMOS晶体管MN6的栅极相连；NMOS晶体管MN5的漏极与NMOS晶体管MN6的源极相连，其源极与地节点相连，其栅极与压控振荡器的压控端相连，
PMOS晶体管MP1的栅极与压控振荡器的输出端VOUT相连，PMOS晶体管MP3的栅极与PMOS晶体管MP1的漏极相连，PMOS晶体管MP5的栅极与PMOS晶体管MP3的漏极相连，PMOS晶体管MP5的漏极与压控振荡器的输出端VOUT相连。
6.根据权利要求1-5任一所述的晶振电路，其特征在于，
所述驱动电路、激励电路和偏置电阻R1集成于芯片内；
晶振元器件、电容C1和电容C2置于该芯片外。
7.根据权利要求1-5任一所述的晶振电路，其特征在于，所述驱动电路包括第一反相器，所述第一反相器的输入端和输出端分别与所述晶振元器件的输入端子和输出端子相连。
8.根据权利要求7所述的晶振电路，其特征在于，所述驱动电路还包括第二反相器、开关K1和开关K2，其中，第二反相器的输入端和输出端分别与所述晶振元器件的输入端子和输出端子相连；开关K1连接于第二反相器的电源端和电压源之间，开关K2连接于第二反相器的接地端和地节点之间，开关K1和开关K2的控制端均与使能信号EN1相连。
9.根据权利要求8所述的晶振电路，其特征在于，
当所述晶振电路单元起振时，使能信号EN1为第一逻辑电平，使得开关K1和K2导通，此时，第一反相器与并联第二反相器，以此来增强驱动电路的驱动能力；
当所述晶振电路单元振荡稳定后，使能信号EN1为第二逻辑电平，使得开关K1和K2关断，此时，仅第一反相器作为驱动电路使用。
10.根据权利要求1所述的晶振电路，其特征在于，
所述晶振元器件为石英晶振。
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