CN111585539A - 一种晶体振荡器电路及其控制方法 - Google Patents

Abstract

本申请实施例公开了一种晶体振荡器电路及其控制方法，晶体振荡器电路包括第一放大器和第二放大器；第一放大器的信号输出端与第二放大器的信号输入端相连；第一放大器的信号输入端和信号输出端之间并联有晶体；第一放大器的信号输入端与地之间串联有第一电容，所述第一放大器的信号输出端与地之间串联有第二电容；第二放大器的信号输出端为晶体振荡器电路的时钟信号输出端；第一放大器可以包括N个相互并联的第一MOS电路，N≥1，N为正整数；每个第一MOS电路包括多个相互串联的MOS管。通过该实施例方案，降低了功耗。

Description

一种晶体振荡器电路及其控制方法

技术领域

本文涉及晶体振荡器设计技术，尤指一种晶体振荡器电路及其控制方法。

背景技术

32.768KHz经过15次2分频(32.768K/215＝1)为1Hz，因此被广泛用于计时电路中，由于计时电路通常一直处于工作中，因此对功耗特别敏感，希望晶体振荡器的功耗越低越好，另外供电电压常见的为1.5V的纽扣电池以及3.6V的可充电锂电池，因此希望在1.5V～3.6V均可以正常工作。

晶体振荡器电路结构如图1所示，其中XTAL为32.768K的晶体，C1、C2为电容，为保证晶体能够振荡在32.768KHz左右，X1为放大器，提供晶体振荡能量，X2为输出Buffer(缓存)，输出32.768KHz的方波时钟。其中X1放大器的跨导为gm1，为保证晶体能够正常起振，gm1的最小值gm1_min需要满足：

gm1_min≥ω_n ²*Rm*C1*C2 式1

其中，ω_n为振荡频率(2*π*32.728K)，Rm为晶体内部等效电阻。

为保证晶体能够正常起振，gm1至少为gm1_min的5倍以上，而gm1又直接与电流相关，因此gm1的设计直接决定了电路的功耗水平。另外在芯片生产中，芯片处于不同的工艺角下，并且考虑到芯片间一致性的问题，通常需要较大的电流才能保证所有芯片都能正常起振。

发明内容

本申请实施例提供了一种晶体振荡器电路及其控制方法，能够降低功耗。

本申请实施例提供了一种晶体振荡器电路，可以包括：第一放大器和第二放大器；所述第一放大器的信号输出端与所述第二放大器的信号输入端相连；所述第一放大器的信号输入端和信号输出端之间并联有晶体；所述第一放大器的信号输入端与地之间串联有第一电容，所述第一放大器的信号输出端与地之间串联有第二电容；所述第二放大器的信号输出端为晶体振荡器电路的时钟信号输出端；

其中，所述第一放大器包括N个相互并联的第一MOS电路，N≥1，N为正整数；

每个第一MOS电路包括多个相互串联的MOS管。

在本申请的示例性实施例中，所述第一MOS电路可以包括：至少一个第一PMOS管和至少一个第一NMOS管；所述第一PMOS管的源极和漏极连接有第一二极管，所述第一NMOS管的源极和漏极连接有第二二极管；

所述第一PMOS管的源极与所述第一放大器输入电源相连；

所述第一PMOS管的漏极和所述第一NMOS管的漏极相连后作为所述第一放大器的信号输出端；

所述第一NMOS管的源极接地；

所述第一PMOS管的栅极和所述第一NMOS管的栅极相连后作为所述第一放大器的信号输入端；

所述第一PMOS管的漏极和所述第一PMOS管的栅极之间串联有第一电阻。

在本申请的示例性实施例中，所述晶体振荡器电路还可以包括：主控电路；

所述主控电路，可以与所述第一放大器的信号输出端相连，可以设置为当N≥2时，根据所述信号输出端的输出电压与预设的电压下限阈值和电压上限阈值之间的大小关系判断所述时钟信号的幅值大小，并根据判断结果确定所述第一放大器中接入的第一MOS电路的数量N增加或减小。

在本申请的示例性实施例中，所述第一PMOS管的源极与所述第一放大器输入电源之间串联有第一控制开关；和/或，所述第一NMOS管的源极与地之间串联有第二控制开关；

所述主控电路，可以与每个第一MOS电路中的所述第一控制开关和/或所述第二控制开关相连，可以设置为根据对接入第一MOS电路的数量N进行增加或减小的确定结果控制一个或多个第一MOS电路中的所述第一控制开关和/或所述第二控制开关的闭合或打开，以使所述第一放大器中并联的第一MOS电路的数量N增加或减小。

在本申请的示例性实施例中，所述晶体振荡器电路还可以包括第一比较器和第二比较器；

所述主控电路通过所述第一比较器和所述第二比较器与所述第一放大器的信号输出端相连；

所述第一比较器，设置为将所述第一放大器的信号输出端的输出电压与所述电压下限阈值相比较，并根据所述输出电压与所述电压下限阈值的大小关系输出第一时钟信号；将所述第一时钟信号输入所述主控电路，作为所述第一放大器中接入的第一MOS电路的数量N增加或减小的第一判断依据；

所述第二比较器，设置为将所述第一放大器的信号输出端的输出电压与所述电压上限阈值相比较，并根据所述输出电压与所述电压上限阈值的大小关系输出第二时钟信号；将所述第二时钟信号输入所述主控电路，作为所述第一放大器中接入的第一MOS电路的数量N增加或减小的第二判断依据。

在本申请的示例性实施例中，所述主控电路与所述第一比较器的第一输出端和所述第二比较器的第二输出端相连；

所述第一比较器的第一输入端和所述第二比较器的第二输入端均与所述第一放大器的信号输出端相连；

所述第一比较器的第三输入端为所述电压下限阈值的输入端；

所述第二比较器的第四输入端为所述电压上限阈值的输入端。

在本申请的示例性实施例中，所述晶体振荡器电路还可以包括：低压差线性稳压器LDO；所述LDO可以包括：第一电压输入端和第一电压输出端；

所述第一电压输入端，与外部输入电源相连；

所述第一电压输出端，分别与所述第一放大器和所述第二放大器的电源输入端相连，设置为输出所述第一放大器和所述第二放大器的电源电压。

在本申请的示例性实施例中，所述LDO还可以包括：第二电压输入端、第二电压输出端和第三电压输出端；

所述第二电压输入端，与第二MOS电路的电压输出端相连，所述第二MOS电路设置为产生用于计算所述第一MOS电路的数量N的电压下限阈值和电压上限阈值；

所述第二电压输出端，设置为输出所述电压下限阈值；

所述第三电压输出端，设置为输出所述电压上限阈值。

在本申请的示例性实施例中，所述第二MOS电路可以包括：第二PMOS管和第二NMOS管；所述第二PMOS管的源极和漏极连接有第三二极管，所述第二NMOS管的源极和漏极连接有第四二极管；

所述第二PMOS管的源极为预设电流的输入端；

所述第二PMOS管的漏极和所述第二NMOS管的漏极相连；

所述第二NMOS管的源极接地；

所述第二PMOS管的漏极、所述第二PMOS管的栅极和所述第二NMOS管的栅极相连后作为所述第二MOS电路的电压输出端。

本申请实施例还提供了一种晶体振荡器电路的控制方法，所述晶体振荡器电路为上述任意一项所述的晶体振荡器电路；当所述晶体振荡器电路中的第一放大器可以包括N个相互并联的第一MOS电路，且N为正整数，N≥2时，所述方法包括：

根据所述信号输出端的输出电压与预设的电压下限阈值和电压上限阈值之间的大小关系判断所述时钟信号的幅值大小，并根据判断结果确定所述第一放大器中接入的第一MOS电路的数量N增加或减小；

根据对接入第一MOS电路的数量N进行增加或减小的确定结果控制一个或多个第一MOS电路中的控制开关的闭合或打开，以使所述第一放大器中并联的第一MOS电路的数量N增加或减小。

与相关技术相比，本申请实施例的晶体振荡器电路可以包括：第一放大器和第二放大器；所述第一放大器的信号输出端与所述第二放大器的信号输入端相连；所述第一放大器的信号输入端和信号输出端之间并联有晶体；所述第一放大器的信号输入端与地之间串联有第一电容，所述第一放大器的信号输出端与地之间串联有第二电容；所述第二放大器的信号输出端为晶体振荡器电路的时钟信号输出端；其中，所述第一放大器可以包括N个相互并联的第一MOS电路，N≥1，N为正整数；每个第一MOS电路包括多个相互串联的MOS管。通过该实施例方案，降低了功耗。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请实施例的晶体振荡器电路结构示意图；

图2为本申请实施例的LDO电路结构示意图；

图3为本申请实施例的第一放大器的电路组成示意图；

图4为本申请实施例的包含电压转换电路的晶体振荡器电路结构示意图；

图5为本申请实施例的第一比较器、第二比较器和主控电路的连接示意图；

图6为本申请实施例的自动校准算法示意图；

图7为本申请实施例的晶体振荡器电路的控制方法流程图。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。

本申请实施例提供了一种晶体振荡器电路，如图1、图3所示，可以包括：第一放大器1和第二放大器2；所述第一放大器1的信号输出端与所述第二放大器2的信号输入端相连；所述第一放大器1的信号输入端和信号输出端之间并联有晶体3(XTAL)；所述第一放大器的信号输入端与地之间串联有第一电容C1，所述第一放大器1的信号输出端与地之间串联有第二电容C2；所述第二放大器2的信号输出端为晶体振荡器电路的时钟信号输出端；

其中，所述第一放大器1包括N个相互并联的第一MOS电路A，N≥1，N为正整数；

每个第一MOS电路A包括多个相互串联的MOS管。

在本申请的示例性实施例中，如图2所示，所述晶体振荡器电路还可以包括：低压差线性稳压器LDO 4；所述LDO 4可以包括：第一电压输入端和第一电压输出端；

所述第一电压输入端，与外部输入电源VDD相连；

所述第一电压输出端，分别与所述第一放大器1和所述第二放大器2的电源输入端相连，设置为输出所述第一放大器1和所述第二放大器2的电源电压VDD_RTC。

在本申请的示例性实施例中，所述LDO 4还可以包括：第二电压输入端、第二电压输出端和第三电压输出端；

所述第二电压输入端，与第二MOS电路B的电压输出端相连，所述第二MOS电路B设置为产生用于计算第一放大器1中第一MOS电路A的数量N的电压下限阈值VREFL和电压上限阈值VREFH(下文中将详细介绍)；

所述第二电压输出端，设置为输出所述电压下限阈值VREFL；

所述第三电压输出端，设置为输出所述电压上限阈值VREFH。

在本申请的示例性实施例中，所述第二MOS电路B可以包括：第二PMOS管P2和第二NMOS管N2；

所述第二PMOS管P2的源极和漏极连接有第三二极管，所述第二NMOS管N2的源极和漏极连接有第四二极管；

所述第二PMOS管P2的源极为预设电流I_IN的输入端；

所述第二PMOS管P2的漏极和所述第二NMOS管N2的漏极相连；

所述第二NMOS管N2的源极接地；

所述第二PMOS管P2的漏极、所述第二PMOS管P2的栅极和所述第二NMOS管N2的栅极相连后作为所述第二MOS电路B的电压输出端，输出参考电压VREF(输入上述的LDO 4中的第二电压输入端)。

在本申请的示例性实施例中，为了实现宽电压输入，本申请实施例的晶体振荡器电路结构中加入了LDO 4(LDO即low dropout regulator，是一种低压差线性稳压器)，该LDO 4的参考电压VREF不是固定的电压值，参考电压VREF的电压值由第二MOS电路B中的连接有第三二极管的第二PMOS管P2和连接有第四二极管的第二NMOS管N2决定，VDD_RTC＝VREF=Vgs_P1+VgsN1，VDD_RTC的电压会随着工艺角自动调节。

在本申请的示例性实施例中，预设电流I_IN流过第二PMOS管P2和第二NMOS管N2，产生参考电压VREF，该参考电压VREF通过LDO 4产生VDD_RTC，给第一放大器1和第二放大器2供电。

在本申请的示例性实施例中，如图3所示，所述第一MOS电路A可以包括：至少一个第一PMOS管P1和至少一个第一NMOS管N1；所述第一PMOS管P1的源极和漏极连接有第一二极管，所述第一NMOS管N1的源极和漏极连接有第二二极管；

所述第一PMOS管P1的源极与所述第一放大器输入电源相连；

所述第一PMOS管P1的漏极和所述第一NMOS管N1的漏极相连后作为所述第一放大器的信号输出端，输出信号XOUT；

所述第一NMOS管N1的源极接地；

所述第一PMOS管P1的栅极和所述第一NMOS管N1的栅极相连后作为所述第一放大器的信号输入端，输入信号XIN；

所述第一PMOS管P1的漏极和所述第一PMOS管P1的栅极之间串联有第一电阻。

在本申请的示例性实施例中，每一组第一PMOS管P1和第一NMOS管N1与第二PMOS管P2和第二NMOS管N2具有相同尺寸。每一组第一PMOS管P1和第一NMOS管N1的供电电压为VDD_RTC，因此每一组第一PMOS管P1和第一NMOS管N1的电流基本和前述的预设电流I_IN一致。

在本申请的示例性实施例中，由于第一PMOS管P1和第一NMOS管N1均可以提供gm(第一放大器1的跨导)，该结构天然比共源放大器仅仅由PMOS管或者仅由NMOS管提供gm更具有功耗优势。其中，gm可以由下面的式2决定。从式2中可以看到，gm值与LDO输出电压无关，仅仅与输入的预设电流I_IN以及第一PMOS管P1和第一NMOS管N1的参数u_p1和u_n1相关。

在本申请的示例性实施例中，如果LDO采用固定参考电压(即VREF为固定值)，则gm可以由式3和式4计算得到，可以看到gm还与Vgsp1、Vgsn1、Vthp1、Vthn1相关，在不同的工艺角下，gm值会有很大的差异，会导致下一步自动校准算法的失效(自动校准算法将在下文中详细介绍)。

VVV_RTC＝V_gsp1-V_gsn1。 式4

在本申请的示例性实施例中，第一放大器1由N组相同尺寸的第一PMOS管P1和第一NMOS管N1组成，并且在第一PMOS管P1的栅极(G)和漏极(D)之间【或称第一NMOS管N1的栅极和漏极之间，因为第一PMOS管P1的栅极与第一NMOS管N1的栅极相连，第一PMOS管P1的漏极与第一NMOS管N1的漏极相连)】跨接一个电阻R(即前述的第一电阻)，该第一电阻R保证第一PMOS管P1和第一NMOS管N1工作在饱和区，可以提供最佳的gm值。

在本申请的示例性实施例中，采用第一PMOS管P1和第一NMOS管N1的反相器结构，第一PMOS管P1和第一NMOS管N1都可以提供gm，降低了功耗的要求，同时第一PMOS管P1和第一NMOS管N1的尺寸与VREF产生电路中的MOS管(第二PMOS管P2和第二NMOS管N2)尺寸相同，使得第一放大器1的gm在工艺变化下不会发生大的变化。

在本申请的示例性实施例中，如图4所示，晶体3的端电压XOUT可以经过第二放大器2放大并经过电压转换电路8进行电压转换后可以输出32.768KHz的时钟信号。

在本申请的示例性实施例中，具体地，第二放大器X2提供放大功能，可以将第一放大器1的输出信号XOUT放大并输出方波。输出的方波可以直接为32.768KHz的时钟信号，也可以将该方波经过电压转换后输出32.768KHz的时钟信号CLKOUT。

在本申请的示例性实施例中，所述晶体振荡器电路还可以包括：主控电路5；

所述主控电路5，可以与所述第一放大器1的信号输出端相连，可以设置为当N≥2时，根据所述第一放大器1的信号输出端的输出电压XOUT与预设的电压下限阈值VREFL和电压上限阈值VREFH之间的大小关系判断所述时钟信号的幅值大小，并根据判断结果确定所述第一放大器中接入的第一MOS电路A的数量N增加或减小；而且可以指示出所接入的第一MOS电路A的组号。该方案即上述的自动校准算法。

在本申请的示例性实施例中，在第一放大器1中一共由多少组第一MOS电路A接入，可以由CAL电路(即计算电路，可以由所述主控电路5实现)的计算结果SEL<M>决定。

在本申请的示例性实施例中，例如，当SEL<M>＝1时，则说明第一放大器1中设置的多个(如，共M个)第一MOS电路A中可以接入第一放大器1的电路的第一MOS电路A数量N加1，此时CAL电路可以通过相应的计数器对接入的第一MOS电路A数量N加1，直至接入的第一MOS电路A数量之和(N)达到第一放大器1中所设置的第一MOS电路A的总数量M，M为正整数，M≥N，如果此时计算结果仍为SEL<M>＝1，则可以发出报错信息。

在本申请的示例性实施例中，例如，当SEL<M>＝0时，则说明第一放大器1中设置的多个(如，共M个)第一MOS电路A中可以接入第一放大器1的电路的第一MOS电路A数量N可以减1，此时CAL电路可以通过相应的计数器对接入的第一MOS电路A数量N减1，直至接入的第一MOS电路A数量之和(N)为0时，如果此时计算结果仍为SEL<M>＝0，则可以发出报错信息。

在本申请的示例性实施例中，在确定出接入第一放大器1的电路的第一MOS电路A的数量N是增加还是减小之后，可以根据SEL<M>中<M>的具体数值确定增加所设置的M组第一MOS电路A中的哪一组第一MOS电路A，即，可以以SEL<i>的形式确定出所接入或断开的第一MOS电路A的组号，i为正整数，i≤M；其中，SEL<i>是指针对第一放大器1中设置的M组第一MOS电路A中的第i组第一MOS电路A的计算结果，当SEL<i>＝1时，则说明第i组第一MOS电路A可以接入，当SEL<i>＝0时，则说明第i组第一MOS电路A不可以接入(如果第i组第一MOS电路A已经接入第一放大器1的电路中，则可以断开第i组第一MOS电路A)。

在本申请的示例性实施例中，主控电路5可以根据接入第一放大器1的电路中的第一MOS电路A的组号，按照组号顺序确定下一组可以接入或断开的第一MOS电路A是哪一组。例如，如果第1-3组第一MOS电路A已经接入第一放大器1的电路中，当确定可以增加一组第一MOS电路A时，可以按照组号顺序将第4组第一MOS电路A接入第一放大器1的电路中；当确定可以减少一组第一MOS电路A时，可以按照组号顺序将第3组第一MOS电路A从第一放大器1的电路中断开。

在本申请的示例性实施例中，如图3所示，所述第一PMOS管P1的源极与所述第一放大器1输入电源VDD_RTC之间可以串联有第一控制开关K1；和/或，所述第一NMOS管N1的源极与地之间可以串联有第二控制开关K2；

所述主控电路5，可以与每个第一MOS电路A中的所述第一控制开关K1和/或所述第二控制开关K2相连，可以设置为根据对接入第一MOS电路的数量N进行增加或减小的确定结果控制一个或多个第一MOS电路A中的所述第一控制开关K1和/或所述第二控制开关K2的闭合或打开，以使所述第一放大器1中并联的第一MOS电路A的数量N增加或减小。

在本申请的示例性实施例中，第一控制开关K1和第二控制开关K2可以均为受控开关，第一控制开关K1和/或第二控制开关K2的受控端可以与主控电路5相连。

在本申请的示例性实施例中，当主控电路5计算出SEL<i>＝1或SEL<i>＝0时，可以控制第i组的第一MOS电路A的第一控制开关K1和第二控制开关K2闭合或打开，从而实现第i组的第一MOS电路A的接入或断开。

在本申请的示例性实施例中，如图5所示，所述晶体振荡器电路还可以包括第一比较器6和第二比较器7；

所述主控电路5可以通过所述第一比较器6和所述第二比较器7与所述第一放大器1的信号输出端相连；

所述第一比较器6，可以设置为将所述第一放大器1的信号输出端的输出电压XOUT与所述电压下限阈值VREFL相比较，并根据所述输出电压XOUT与所述电压下限阈值VREFL的大小关系输出第一时钟信号CLKL；将所述第一时钟信号CLKL输入所述主控电路5，作为所述第一放大器1中接入的第一MOS电路A的数量N增加或减小的第一判断依据；

所述第二比较器7，可以设置为将所述第一放大器1的信号输出端的输出电压XOUT与所述电压上限阈值VREFH相比较，并根据所述输出电压XOUT与所述电压上限阈值VREFH的大小关系输出第二时钟信号CLKH；将所述第二时钟信号输入所述主控电路5，作为所述第一放大器1中接入的第一MOS电路A的数量N增加或减小的第二判断依据。

所述主控电路5，还设置为根据所述第一判断依据和所述第二判断依据判断所述第一放大器1中接入的第一MOS电路A的数量N增加或减小。

在本申请的示例性实施例中，所述主控电路5与所述第一比较器6的第一输出端CLKL和所述第二比较器7的第二输出端CLKH相连；

所述第一比较器6的第一输入端和所述第二比较器7的第二输入端均与所述第一放大器的信号输出端(XOUT输出端)相连；

所述第一比较器6的第三输入端为所述电压下限阈值VREFL的输入端；

所述第二比较器7的第四输入端为所述电压上限阈值VREFH的输入端。

在本申请的示例性实施例中，所述第一比较器6(comparator1)和所述第二比较器7(comparator2)可以实时监控XOUT的幅度大小，当XOUT的幅度大于电压上限阈值VREFH时，CLKH可以输出32.768KHz的时钟信号，而如果XOUT的幅度小于电压上限阈值VREFH时，CLKH则无时钟输出；同样，当XOUT的幅度大于电压下限阈值VREFL时，CLKL才可以有32.768KHz的时钟输出，通过表一可以看到，仅只有三种状态存在。

在本申请的示例性实施例中，如表一所示，晶体振荡器输出时钟信号的状态为幅度偏小时，说明这个时候功耗太小，晶体振荡器可能无法维持振荡，可以增加接入的第一MOS电路A的数量N，比如N的数值由7变为8；而当晶体振荡器输出时钟信号的状态为幅度过大时，说明功耗太大，可以减少接入的第一MOS电路A的数量N，降低功耗，比如N的数值由8变为7；而当晶体振荡器输出时钟信号的状态为幅度适中时，该状态正是正常工作所需要的，可以实现当前的幅度和功耗的折中。

在本申请的示例性实施例中，可以通过CLKOUT来检验CLKH和CLKL是否有时钟输出，具体方案例如：当CLKOUT计数满Z个周期后，如果CLKH的周期数大于Z+2时，则认为CLKH输出了32.768KHz的时钟此时幅度偏大；当CLKL的周期数小于Z-2时，则认为幅度偏小；当CLKL的周期数大于或等于Z-2，CLKH的周期数小于或等于Z+2时，则认为幅度正常；Z+2和Z-2是指可以有2个(可以根据需求改为其它数值)计数误差的容忍度。

表一

在本申请的示例性实施例中，在自动校准算法刚开始执行时时，可以使第一放大器1中设置的M组第一MOS管电路A全部接入第一放大器1的电路中(可以设置全部接入标志RST，当RST＝0时，可以指示M组第一MOS管电路A全部接入第一放大器1的电路中)，保证晶体振荡器能快速启动。当CLKH有时钟输出时，并且计满S(S为大于或等于1的正整数)个周期后，认为CLKOUT有时钟输出，可以用CLKOUT来检验CLKH和CLKL的时钟情况，并开始用自动校准算法来计算第一放大器1中所需要接入第一MOS管电路A的数量N，算法流程图如图6所示。

本申请实施例还提供了一种晶体振荡器电路的控制方法，所述晶体振荡器电路为上述任意一项所述的晶体振荡器电路；当所述晶体振荡器电路中的第一放大器可以包括N个相互并联的第一MOS电路，且N为正整数，N≥2时，如图6、图7所示，所述方法包括S101-S102：

S101、根据所述晶体振荡器电路中的第一放大器的信号输出端的输出电压与预设的电压下限阈值和电压上限阈值之间的大小关系判断所述晶体振荡器电路输出的时钟信号的幅值大小，并根据判断结果确定所述第一放大器中接入的第一MOS电路的数量N增加或减小；

S102、根据对接入第一MOS电路的数量N的确定结果控制一个或多个第一MOS电路中的控制开关的闭合或打开，以使所述第一放大器中并联的第一MOS电路的数量N增加或减小。

在本申请的示例性实施例中，上述的晶体振荡器电路中的任何实施例均适用于该方法实施例中，在此不再一一赘述。

本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种晶体振荡器电路，其特征在于，包括：第一放大器和第二放大器；所述第一放大器的信号输出端与所述第二放大器的信号输入端相连；所述第一放大器的信号输入端和信号输出端之间并联有晶体；所述第一放大器的信号输入端与地之间串联有第一电容，所述第一放大器的信号输出端与地之间串联有第二电容；所述第二放大器的信号输出端为晶体振荡器电路的时钟信号输出端；

其中，所述第一放大器包括N个相互并联的第一MOS电路，N≥1，N为正整数；

每个第一MOS电路包括多个相互串联的MOS管。

2.根据权利要求1所述的晶体振荡器电路，其特征在于，所述第一MOS电路包括：至少一个第一PMOS管和至少一个第一NMOS管；所述第一PMOS管的源极和漏极连接有第一二极管，所述第一NMOS管的源极和漏极连接有第二二极管；

所述第一PMOS管的源极与所述第一放大器输入电源相连；

所述第一PMOS管的漏极和所述第一NMOS管的漏极相连后作为所述第一放大器的信号输出端；

所述第一NMOS管的源极接地；

所述第一PMOS管的栅极和所述第一NMOS管的栅极相连后作为所述第一放大器的信号输入端；

所述第一PMOS管的漏极和所述第一PMOS管的栅极之间串联有第一电阻。

3.根据权利要求2所述的晶体振荡器电路，其特征在于，还包括：主控电路；

所述主控电路，与所述第一放大器的信号输出端相连，设置为当N≥2时，根据所述信号输出端的输出电压与预设的电压下限阈值和电压上限阈值之间的大小关系判断所述时钟信号的幅值大小，并根据判断结果确定所述第一放大器中接入的第一MOS电路的数量N增加或减小。

4.根据权利要求3所述的晶体振荡器电路，其特征在于，所述第一PMOS管的源极与所述第一放大器输入电源之间串联有第一控制开关；和/或，所述第一NMOS管的源极与地之间串联有第二控制开关；

所述主控电路，与每个第一MOS电路中的所述第一控制开关和/或所述第二控制开关相连，设置为根据对接入第一MOS电路的数量N进行增加或减小的确定结果控制一个或多个第一MOS电路中的所述第一控制开关和/或所述第二控制开关的闭合或打开，以使所述第一放大器中并联的第一MOS电路的数量N增加或减小。

5.根据权利要求3所述的晶体振荡器电路，其特征在于，还包括第一比较器和第二比较器；

所述主控电路通过所述第一比较器和所述第二比较器与所述第一放大器的信号输出端相连；

所述第一比较器，设置为将所述第一放大器的信号输出端的输出电压与所述电压下限阈值相比较，并根据所述输出电压与所述电压下限阈值的大小关系输出第一时钟信号；将所述第一时钟信号输入所述主控电路，作为所述第一放大器中接入的第一MOS电路的数量N增加或减小的第一判断依据；

所述第二比较器，设置为将所述第一放大器的信号输出端的输出电压与所述电压上限阈值相比较，并根据所述输出电压与所述电压上限阈值的大小关系输出第二时钟信号；将所述第二时钟信号输入所述主控电路，作为所述第一放大器中接入的第一MOS电路的数量N增加或减小的第二判断依据。

6.根据权利要求5所述的晶体振荡器电路，其特征在于，所述主控电路与所述第一比较器的第一输出端和所述第二比较器的第二输出端相连；

所述第一比较器的第一输入端和所述第二比较器的第二输入端均与所述第一放大器的信号输出端相连；

所述第一比较器的第三输入端为所述电压下限阈值的输入端；

所述第二比较器的第四输入端为所述电压上限阈值的输入端。

7.根据权利要求1所述的晶体振荡器电路，其特征在于，还包括：低压差线性稳压器LDO；所述LDO包括：第一电压输入端和第一电压输出端；

所述第一电压输入端，与外部输入电源相连；

所述第一电压输出端，分别与所述第一放大器和所述第二放大器的电源输入端相连，设置为输出所述第一放大器和所述第二放大器的电源电压。

8.根据权利要求7所述的晶体振荡器电路，其特征在于，所述LDO还包括：第二电压输入端、第二电压输出端和第三电压输出端；

所述第二电压输入端，与第二MOS电路的电压输出端相连，所述第二MOS电路设置为产生用于计算所述第一MOS电路的数量N的电压下限阈值和电压上限阈值；

所述第二电压输出端，设置为输出所述电压下限阈值；

所述第三电压输出端，设置为输出所述电压上限阈值。

9.根据权利要求8所述的晶体振荡器电路，其特征在于，所述第二MOS电路包括：第二PMOS管和第二NMOS管；所述第二PMOS管的源极和漏极连接有第三二极管，所述第二NMOS管的源极和漏极连接有第四二极管；

所述第二PMOS管的源极为预设电流的输入端；

所述第二PMOS管的漏极和所述第二NMOS管的漏极相连；

所述第二NMOS管的源极接地；

所述第二PMOS管的漏极、所述第二PMOS管的栅极和所述第二NMOS管的栅极相连后作为所述第二MOS电路的电压输出端。

10.一种晶体振荡器电路的控制方法，其特征在于，所述晶体振荡器电路为权利要求1-9任意一项所述的晶体振荡器电路；当所述晶体振荡器电路中的第一放大器包括N个相互并联的第一MOS电路，且N为正整数，N≥2时，所述方法包括：

根据所述信号输出端的输出电压与预设的电压下限阈值和电压上限阈值之间的大小关系判断所述时钟信号的幅值大小，并根据判断结果确定所述第一放大器中接入的第一MOS电路的数量N增加或减小；

根据对接入第一MOS电路的数量N进行增加或减小的确定结果控制一个或多个第一MOS电路中的控制开关的闭合或打开，以使所述第一放大器中并联的第一MOS电路的数量N增加或减小。

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