CN106557279B - 具有存储器尺寸的非易失性存储器设备 - Google Patents

具有存储器尺寸的非易失性存储器设备 Download PDF

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Abstract

一种具有存储器尺寸的非易失性存储器设备，包括输入/输出接口、被耦合到输入/输出接口的SPI类型的总线以及被连接到SPI类型的总线的多个个体非易失性存储器设备。每个个体存储器设备的芯片选择输入全部被连接到SPI总线的同一个芯片选择线路。个体存储器设备还被配置并且可以控制为从输入/输出接口来看表现为单个非易失性存储器设备，该存储器设备的总存储器空间具有等于个体设备的个体存储器容量的总和的总存储器容量。

Description

具有存储器尺寸的非易失性存储器设备
本申请要求2015年9月25日提交的第1559042号法国专利申请的优先权。
技术领域
本发明的实施例涉及具有存储器尺寸的非易失性存储器设备。
背景技术
目前，希望制成具有越来越高的密度的EEPROM存储器，就是说越来越庞大的存储器容量，例如若干兆比特。
然而，对于过大的存储器容量，不可能在单个芯片上制成存储器。在这种情况下，总存储器容量被划分成多个存储器新芯片。但是，对这些不同的存储器芯片的控制可能是很复杂的并且必然需要非常大量的输入-输出资源和专用命令。
发明内容
本发明的实现方式和实施例涉及非易失性存储器，例如被称为EEPROM存储器的电可擦除的可编程只读存储器，或者甚至是FLASH存储器，尤其是那些意图被连接到例如SPI(串行外围接口)类型的串行总线的FLASH存储器。
根据一个实施例，提出在不需要任何附加资源并且不需要专用命令(操作码)而使用传统命令的情况下由多个存储器芯片简单地制成例如EEPROM类型的尤其是大存储器容量的非易失性存储器设备。
根据一个方面，提出了一种存储器设备，该存储器设备包括输入-输出接口、被耦合到输入-输出接口的SPI类型的总线以及被连接到SPI类型的总线的多个个体非易失性存储器设备。
每个个体存储器设备的通常被本领域技术人员称为“芯片选择”的芯片选择输入全部被连接到SPI总线的同一个芯片选择线路，即“芯片选择”线路。
个体存储器设备还被配置并且可以控制为从输入/输出接口来看表现为单个非易失性存储器设备，该存储器设备的总存储器空间具有等于个体设备的个体存储器容量的总和的总存储器容量。
因而，根据这个方面，一种非易失性存储器设备(尤其是具有大存储器容量的非易失性存储器设备)由SPI类型的总线和多个个体存储器设备的组合构成。此外，应当注意SPI总线的同一个芯片选择线路被用于所有的个体存储器设备，而不是每个芯片使用一个芯片选择线路。此外，作为整体的个体存储器设备表现为单个存储器设备，所述单个存储器设备可以利用作为存储器设备的传统命令的命令(操作码)被控制。因此不存在专用控制。
此外，总存储器空间在不同的个体存储器设备之间被共享，并且每个个体存储器有利地负责这个总存储器空间中针对读和写操作的固定的专用部分。
因而，当芯片选择命令被接收到时，每个个体存储器对该命令解码并且基于该命令本身的内容以及可能涉及到的当前地址分段有条件地执行该命令。
换言之，根据一个实施例，每个个体存储器设备包括个体控制器。每个个体控制器被配置为在存在通过总线的芯片选择线路被主设备(例如微控制器)传送以选择单个存储器设备的芯片选择信号的情况下将对应的个体存储器设备置于被选择状态，并且在存在通过总线的芯片选择线路被主设备传送以取消选择单个存储器设备的芯片取消选择信号的情况下将对应的个体存储器设备置于被取消选择状态。每个个体控制器被配置为在存在针对存在于总线的串行数据输入线路上的单个存储器设备的总存储器空间的至少一个访问命令的情况下，至少根据命令的内容来使得所述至少一个访问命令被对应的个体存储器设备执行或者不被其执行。
更具体而言，根据一个实施例，总存储器空间被划分成相应地被分派给多个个体存储器设备的多个个体存储器空间，并且在存在与总存储器空间的地址相关联的存储器访问命令的情况下，每个个体控制器被配置为根据地址的至少一部分的内容来确定对应的个体存储器设备是否受存储器访问命令的影响。
为此，每个个体存储器设备被有利地分配与被分派给该个体存储器设备的个体存储器空间相对应的在总线上的标识符。这个标识符可以利用外部管脚用硬件方式被获得或者被编程在存储器的非易失性寄存器中。
根据一个实施例，每个个体存储器设备包括被配置为存储通常为一个字节的个体状态字的所谓的个体状态寄存器。此外，具有与个体状态字相似的结构的状态字与单个存储器设备的虚拟状态寄存器相关联。
单个存储器设备的状态寄存器将是“虚拟的”，除了个体存储器设备的个体状态寄存器以外，其尽可能地在物理上不存在。SPI类型的总线的主机元件(例如微控制器)将能够根据状态字(一般是一个字节)控制单个存储器设备读或写这个虚拟状态寄存器，就像这个虚拟状态寄存器真实存在一样，所述状态字具有与存储器设备中常用的个体状态字相似的结构。为此，所有的个体状态寄存器和组合逻辑将被用于形成这个虚拟状态寄存器并且这对于微控制器而言完全是透明的，微控制器利用传统的状态寄存器读写命令将能够修改虚拟状态寄存器的特定位或者读取虚拟状态寄存器的所有位，就像其正在质询物理上具有状态寄存器的单个存储器设备一样。
因而，根据一个实施例，每个个体存储器设备包括个体控制器或控制逻辑，并且在存在针对例如由首字母缩写WRSR(写状态寄存器)指定的虚拟状态寄存器的写命令的情况下，每个个体控制器被配置为对该命令解码并且
至少根据状态字的特定位的当前值来在个体状态寄存器中呈现例如由首字母缩写WEL(写使能锁存)、SRWD(状态寄存器写禁用)指定的位的值，并且可能根据(由首字母缩写WP(写保护)表示的本领域技术人员所公知的)每个个体存储器设备的管脚的逻辑状态，个体控制器被配置为全部不执行所述命令或者全部执行所述命令以在所有的个体状态寄存器中相应地写入针对所涉及的对应位的相同值。
根据一个实施例，与虚拟寄存器相关联的状态字包括表示在单个存储器设备的总存储器空间中存在还是不存在当前正在被执行的写周期的特定位(例如由表示写入正在进行中的首字母缩写WIP指定)。这个特定位与存在于个体非易失性存储器的个体状态寄存器中的特定个体位WIP具有相同的功能，只是这个特定位与总存储器空间关联。
此外，在存在虚拟状态寄存器读命令(例如RDSR(读状态寄存器)命令)的情况下，个体存储器设备中的仅一个个体存储器设备(例如标识符编号为0的那个个体存储器设备)的个体控制器被配置为由所有个体状态寄存器的对等个体特定位(WIP)的值生成虚拟状态寄存器的特定位(WIP)的值，并且传送这个所生成的特定位(WIP)和其它个体状态位，所述其它个体状态位对应于与虚拟状态寄存器相关联的状态字的其它位。
为此，其它个体存储器设备(例如被分配具有不同于0的编号的标识符的那些个体存储器设备)的个体控制器被有利地配置为按意图时钟控制总线的时钟信号的速率来通过总线顺序地传送它们的特定个体位(WIP)的值，代替个体状态字的未被使用的位。
根据一个实施例，每个个体存储器设备包括本领域技术人员通常用首字母缩写WEL(写使能锁存)表示的个体写使能锁存电路，该电路具有第一状态和第二状态，在第一状态中，该电路存储与个体存储器空间中或者个体状态寄存器中的写使能相对应的第一逻辑值(例如等于“1”)，在第二状态中，该电路存储与个体存储器空间中或者个体状态寄存器中的写禁用相对应的第二逻辑值(例如“0”)。
然后写使能位与单个存储器设备的虚拟写使能锁存电路相关联，同样可以用首字母缩写WEL表示的这个位的逻辑值等于被存储在个体锁存电路中的对应的个体位的逻辑值。
这个WEL位的第一逻辑值(例如“1”)因而对应于总存储器空间中或者虚拟状态寄存器中的写使能，而这个位的第二逻辑值(例如“0”)对应于总存储器空间中或者虚拟状态寄存器中的写禁用。
这里同样地，写使能锁存电路的“虚拟”特性指除了个体写使能锁存电路以外这个虚拟锁存电路物理上不存在，但是微控制器将能够在这个“虚拟”锁存电路中写入，就像它真实存在一样。
每个个体控制器被配置为在存在针对存在于总线上的虚拟写使能锁存电路的第一特定定位命令(例如由首字母缩写WREN(写使能)表示的命令)的情况下将对应的个体写使能锁存电路置于其第一状态。每个个体控制器被配置为在存在针对存在于总线上的虚拟写使能锁存电路的第二特定定位命令(例如由首字母缩写WRDI(写禁用)表示的命令)的情况下或者在虚拟状态寄存器中执行写命令(例如由首字母缩写WRSR(写状态寄存器)表示的命令)时或者甚至是在个体存储器设备中的至少任意一个个体存储器设备的个体存储器空间的存储器位置中执行写命令时将个体写使能锁存电路置于其第二状态。
现在返回到存储器访问命令，当这样的命令是写访问命令时，个体控制器被有利地配置为在以下情况下使得写入在对应的个体存储器设备的个体存储器空间中被执行：对应的个体存储器设备确实受写访问命令的影响，由地址指定的存储器位置不属于写保护存储器区域，以及个体写使能锁存电路(WEL)被置于其第一状态(WEL＝1)。
当存储器访问命令是读访问命令时，个体控制器被有利地配置为在对应的个体存储器设备受读访问命令的影响的情况下使得读取在对应的个体存储器设备的个体存储器空间中被执行。
读访问命令可以顺序地影响多个个体存储器设备。在这种情况下，受影响的第一个体存储器设备的个体控制器被配置为使得命令被执行，然后释放总线并将第一个体存储器设备置于空闲状态以使得受影响的下一个个体存储器设备可以进而在总线上进行控制，以此类推直到受影响的最后一个个体存储器设备执行读访问命令。
例如，存储器设备可以包括两个或四个个体存储器设备。因而，作为非限制性示例，利用相应地具有4兆比特的个体存储器容量的四个存储器设备，可以形成具有16兆比特的存储器容量的单个存储器设备。
存储器设备可以例如被包封在封装中以形成可通过SPI类型的总线访问的单个芯片，个体存储器设备例如能够被叠放在所述封装中。
个体存储器设备可以是EEPROM类型的或者是FLASH类型的以形成具有大容量的单个EEPROM或FLASH存储器。
附图说明
本发明的其它优点和特征将在研读了对非限制性实施例和附图的详细描述的基础上变得清楚，在附图中：
图1至24示意性地图示了根据本发明的存储器设备的不同实施例。
具体实施方式
在图1中，标号DIS表示例如EEPROM类型的单个存储器设备，该设备经由输入-输出接口INT通过SPI类型的标号为BUS的总线被连接到主机元件1(例如微控制器)。
下文中为了简单起见，特定元件和/或信号和/或比特将用与本领域技术人员所公知的缩略词相同的标号来表示。
总线BUS是具有四条线路FL1、FL2、FL3、FL4的SPI总线。
第一条线路FL1是意图传送芯片选择或芯片取消选择信号(信号S-：“芯片选择”)的线路，该信号在表示选择时处于低电平状态并且在表示取消选择时处于高电平状态。
线路FL2是意图传送输入串行数据(信号D：“串行数据输入”)的线路。
线路FL3是意图传送串行时钟信号(C：“串行时钟”)的线路并且线路FL4是意图传送串行输出(Q：“串行输出”)的线路。
这里的设备DIS包括EEPROM类型的四个个体存储器设备，标号为DSE0、DSE1、DSE2和DSE3。
每个个体存储器设备DSEi包括被耦合到线路FL1以及接口INT的对应输入-输出S-的芯片选择输入S-。每个设备DSEi还包括被连接到线路FL2并且因而被连接到接口INT的输入D的输入D，被连接到线路FL3并且因而被连接到接口INT的输入C的时钟输入C，以及被连接到线路FL4并且因而被连接到接口INT的输出Q的输出Q。
每个个体存储器设备DSEi还包括标识符idi，该标识符将在下文中针对特性和功能被更详细地描述。
下文中将更详细地看出，各个存储器设备DSE0-DSE3还被配置为可以控制为从输入/输出接口INT来看表现为单个存储器设备DIS，该存储器设备的总存储器空间具有等于个体设备的个体存储器容量的总和的总存储器容量。
这在图2中被示意性地图示，其中四个个体存储器设备DSEi被经由芯片选择输入S-、输入D和C以及输出Q连接到SPI总线的四条线路FL1-FL4的标号为DSU的EEPROM类型的单个存储器设备替换。
这是主机元件1或微控制器在控制存储器设备DIS时所看到的。
这四个个体存储器设备DSEi可以被叠放在同一个封装中。
如图3中所示，每个个体存储器设备DSEi在电源电压Vcc与地面之间被供电，并且对于大部分部件而言包括以传统且公知的EEPROM存储器为特征的电路。
更具体而言，具有传统且公知的结构的存储器平面PM包括EEPROM类型的存储器单元CEL。
列解码器XDCD和行解码器YDCD使得可以对存储器平面进行寻址。
这些解码器本身用地址偏移(shift)寄存器ADRG来寻址。
数据偏移寄存器DRG也被提供，经由解码器XDCD被连接到存储器平面。
地址和数据可以相应地通过地址寄存器ADRG和数据寄存器DRG被输入并且数据可以经由数据寄存器DRG被取得。
读放大器(感应放大器)的模块AMPL也被连接在解码器XDCD与寄存器DRG之间并且在读模式下被使用。
个体存储器设备DSEi还包括被链接到数据寄存器DRG的个体状态寄存器SRGi。
存储器设备还包括个体写使能锁存电路WELi，下文中将更详细地看出，该电路具有第一状态和第二状态，在第一状态中，该电路存储与个体存储器空间中或者个体状态寄存器中的写使能相对应的第一逻辑值，在第二状态中，该电路存储与个体存储器空间中或者个体状态寄存器中的写禁用相对应的第二逻辑值。
最后，主要包括电荷泵及其关联规则的高压发生器MGHV使得可以生成通常为15伏特量级的高电压，以允许存储器中的数据写操作，该写操作通常包括擦除步骤和之后的编程步骤。
这些电路全部被控制逻辑或个体控制器LG控制。
与传统的EEPROM存储器相比，一些小的改动在包括附加级的地址寄存器ADRG中以及控制逻辑中被做出。
个体存储器设备DSEI还包括传统管脚D、C、S-和Q，以及意图实现对设备DSEi的写模式硬件保护的WP管脚。
管脚WP的逻辑状态结合SRWDi(状态级存储器写禁用)位决定个体状态寄存器SRGi中的写入，所述SRWDi位使得可以限定个体状态寄存器是否被写保护。
现在更具体地参考图4，可以看出通过总线的线路FL1被微控制器1传送的芯片选择/取消选择信号S-被传送至所有的各个存储器设备DSEi。
因此，当微控制器1通过芯片选择线路传送低电平状态的信号S-以选择单个存储器设备DSU时，每个个体控制器LG被配置为将对应的个体存储器设备DSEi置于被选择状态下。
类似地，当微控制器1取消选择单个存储器设备DSU时，对应的存储器设备DSEi的个体逻辑将这个个体存储器设备置于被取消选择状态下。
如上所述，每个个体存储器设备DSEi包括个体写使能锁存电路WELi。
因此微控制器1也可以启用或禁用总存储器空间中或者下文中将更详细地看到的单个存储器设备DSU的虚拟状态寄存器中的写入，写使能位WEL(写使能锁存)与单个存储器设备DSU的虚拟写使能锁存WEL(写使能锁存)相关联(图5)。
为了简单起见，与虚拟锁存相关联的位具有与虚拟锁存本身相同的标号WEL。
这个写使能锁存电路WEL是虚拟的，其尽可能在物理上是不存在的，除了个体锁存电路WELi以外，但是该电路实际上包括所有的各个写使能锁存电路WELi。
位WEL的逻辑值等于被存储在各个锁存电路中的位WELi的逻辑值。
因而，该位WEL的第一逻辑值(例如“1”)与总存储器空间中或者存储器设备DSU的虚拟状态寄存器中的写启用相对应，而该位WEL的第二逻辑值(例如“0”)与总存储器空间中或者虚拟状态寄存器中的写禁用相对应。
如图6中所示，每个个体存储器设备包括被配置为存储个体状态字(这里为一个字节)MSTi的个体状态寄存器SRGi。
在该示例性实施例中，EEPROM存储器的特征---状态字节MSTi的第一位b1是使得可以限定个体状态寄存器是否被写保护的位SRWDi(状态寄存器写禁用)。
因而，如果该位等于1并且管脚WP处于0状态，则个体状态寄存器被写保护。
如果这些条件未被满足，则个体状态寄存器可以在写模式下被修改。
位b2、b3和b4是未被使用的位并且这里等于0。
标号相应地为BP1i和BP0i的位b5和b6使得可以限定可能的写保护存储器区域。
因而，例如，如果这两个位BP1i和BP0i等于0，则不存在写保护存储器区域。
如果位BP1等于0且位BP0等于1，则个体存储器空间中保护写入的存储器区域是位于个体存储器空间的下面四分之一中的存储器区域。
如果位BP1等于1且位BP0等于0，则个体存储器空间的写保护区域等同于该个体存储器空间的下面一半的区域。
如果两个位BP1和BP0都等于1，则该个体存储器空间全部被写保护。
位b7实际上是位WELi。
最后，标号为WIPi(写入正在进行中)的位b8是表示在对应的个体存储器设备的个体存储器空间中当前被执行的写入周期存在与否的位。
更具体而言，如果该位等于1，则写周期当前正在在个体存储器空间中被执行，而如果该位等于0则写周期当前未被执行。
如图7中所示，具有与个体状态字MSTi相似的结构的状态字MST(这里为一个字节)与单个存储器设备DSU的虚拟状态寄存器SRGV相关联。
这个状态寄存器SRGV是虚拟的，其同样尽可能地不作为单个物理寄存器存在，而是包括所有的各个状态寄存器SRGi，如下文中将更详细地看到的，逻辑电路使得可以生成这个状态字MST的第八位b8，在这种情况下是位WIP。
状态字节MST因而包括位SRWD、例如等于0的三个位b2-b4、位BP1和BP0、位WEL和最后的位WIP。
如上所述，位SRWD使得可以限定寄存器SRGV的写保护或者其默认并且位BP1和BP0使得可以限定总存储器空间中被写保护的存储器区域。
位WIP限定在总设备DSU的总存储器空间中当前被执行的写周期的存在与否。
现在参考图8和后续附图以说明存在不同命令(操作码)的情况下存储器设备DIS的行为。
图8示出了其中微控制器1通过总线SPI(线路D)的线路FL2传送WREN(写使能)命令的情况，该WREN命令的目的在于将虚拟写使能锁存电路WEL置于其第一状态(例如等于1)。
在这种情况下，如图8中所示，每个个体控制器被配置为将对应的个体写使能锁存电路WELi也置于其第一状态(等于1)。
图9至11更具体地示出了其中虚拟锁存电路WEL和每个个体锁存电路WELi被置于它们的第二状态(等于0)的情形。
这种情况存在在微控制器通过总线的线路FL2传送特定的WRDI(写禁用)命令时。在这种情况下，每个个体控制器无条件地执行这个命令并将对应的个体锁存电路WELi重置为0。
如图10中所示，虚拟锁存电路WEL和每个个体锁存电路WELi也可以在针对虚拟状态寄存器的写命令WRSR(写状态寄存器)执行时被重置为0。
这种情况也存在在执行微控制器1所传送的有效写命令WRITE时，如图11中所示。
如下文中将更详细地看到的，即使这样的WRITE命令只是被个体存储器设备DSEi中的一个执行，总线上的每个个体设备也都检测到这样的写命令执行的状态并将其个体锁存电路WLi重置为0。
实际上，这可能发生在例如信号S-返回至高电平状态时，返回至高电平状态在适当的情况下发起非易失性写周期。
因而，在每个瞬间，所有的个体锁存电路WELi和虚拟锁存电路WEL被同步，就是说它们包含相同的逻辑值。
现在更具体地参考图12至14来说明单个存储器设备DSU的总存储器空间中的读和写。
为此假设每个个体存储器设备DSEI知道本发明被实施，就是说在总线上存在不止一个个体存储器设备。
还假设每个个体设备知道总线上的个体存储器设备的数目和其在总线上的标识符。
关于对本发明的实施(总线上存在不止一个个体存储器设备)的指示可以利用外部管脚或非易失性配置位来实现。
总线上的个体存储器设备的数目也可以利用另一非易失性配置位来获知。
因而，例如，针对该配置位的零值指在总线上存在两个个体存储器设备并且针对该位的1值例如指在总线上存在四个个体存储器设备。
一旦初始化，总线上的所有个体存储器设备就可以利用相同的值并行地写入该配置位。
此外，如上所述，每个个体存储器设备DSEI被分派以标识符idi。
这个标识符可以通过外部管脚通过硬件物理上被确定。
因而，在总线上有两个个体存储器设备的情况下，被焊接到地面的这个外部管脚为个体存储器设备DSE0分配以标识符id0，而被焊接到电源电压的这个外部管脚为对应的个体存储器设备分配以标识符id1。
在总线上有四个个体存储器设备的情况下，可以利用具有四个不同值的四个电阻器。每个电阻器具有被连接到电源电压的一个端子和被连接到个体存储器设备的管脚中的一个管脚的另一端子。
也可以利用非易失性寄存器来存储针对每个个体存储器设备的标识符的值。
此外，每个个体存储器设备具有总存储器空间中被分派给该个体存储器设备的已知的固定个体存储器空间。因而，在知道了总线上的个体存储器设备的数目及其标识符的情况下，每个个体存储器设备可以确定其负责的地址分段。
因而，例如，在总存储器空间具有由相应地为4兆比特(Mbit)的四个个体存储器空间形成的16兆比特的存储器容量的情况下，总地址分段从000000至1F FF FF变化。
此外，在这种情况下，具有标识符id0的个体存储器设备可以管理从000000至07FF FF变化的地址分段。
具有标识符id1的个体存储器设备可以管理从080000至0F FF FF变化的地址分段。
具有标识符id2的个体存储器设备可以管理从100000至17 FF FF变化的地址分段。
具有标识符id3的个体存储器设备可以管理从180000至1F FF FF变化的地址分段。
其它情形也是可能的。
因而，标识符的值可以被链接到地址奇偶校验(parity)(在两个个体存储器设备位于总线上的情况下)或者甚至是被链接到模(modulo)4一致性(四个个体存储器设备位于总线上的情况)。
因而，在这后面一种情况下，具有等于0的标识符的个体存储器设备可以管理XXXX XX 00类型的地址。
具有等于1的标识符的个体存储器设备可以管理XX XX XX 01类型的地址。
具有等于2的标识符的个体存储器设备可以管理XX XX XX 10类型的地址，而具有等于3的标识符的个体存储器设备可以管理XX XX XX 11类型的地址。
图12示出了与设备DSU的总存储器空间的地址@相关联并且与数据data相关联的WRITE存储器访问命令的实例。实践中，WRITE“操作码”命令后面是地址@，然后是数据data。
当这样的命令被接收到时，个体存储器设备的所有个体控制器LG对该命令解码并且将例如所接收到的地址的最高有效位(1或2)与它们的标识符(由1或2位构成)相比较。
标识符的值与所接收到的地址的最高有效位相对应的个体存储器设备将执行写命令，而其它个体存储器设备将保持在空闲状态下。
因而，在给定时刻，只有一个个体存储器设备可以写基准数据，很明显假设写操作被允许(WELi＝1)并且地址不属于由位BP1和BP0限定的被保护区域ZP。
实践中，所涉及的个体存储器设备将在信号S-处于低电平状态时准备写周期并且在这个信号S-的上升沿处执行写周期。
图13示出了与被微控制器发送给存储器设备DSU的地址@相关联的读命令READ的实例。一旦接收到这个READ命令，个体存储器设备的所有个体控制器对该命令解码并且将所接收到的地址的最高有效位与它们的标识符进行比较。
这里同样地，其标识符与地址的最高有效位相对应的设备DSEi将执行读命令，而其它个体存储器设备将保持在空闲状态。
如图14中所示，读命令READ为顺序的，随着每个字节被读取，地址寄存器被加1，数据data被顺序地传送。
因而，个体存储器设备(例如具有标识符id0的那个个体存储器设备)将继续传送数据data，只要当前地址位于其地址分段内。
一旦地址到达其分段的末端，设备DSE0就传送最后的基准数据，释放总线，并返回至空闲状态。
在每个个体存储器设备使得其地址寄存器被同步在当前地址上的情况下，具有接下来的标识符的个体存储器设备随后将控制总线并输出其自己的分段中所包含的数据，以此类推。
这对于主(master)元件(即微控制器1)是完全透明的。
图15示出了在总线的线路FL2上被微控制器1发送的虚拟状态寄存器中的写命令WRSR(写状态寄存器)的实例。
这个命令使得可以写状态字MST的非易失性位SRWD、BP1和BP0。
这个命令将无条件地被所有的个体存储器设备解码。
既然如此，基于位WELi,SRWDi的当前值并且基于管脚WP的逻辑状态，没有个体控制器LG将使得所述命令被执行或者个体存储器设备的所有个体控制器都将使得所述命令被执行并且使得相同的值被编程用于所有个体状态寄存器的位SRWi、BP1和BP0。
图16至24示出了被微控制器1发送以读取虚拟状态寄存器的命令RDSR(读状态寄存器)的实例。
为了避免SPI总线的线路FL4(Q)上的任何冲突，同一时刻只有一个个体存储器设备可以在这个线路上传送数据。
所以，假设针对仅一个个体存储器设备(例如设备DSE0)作为输出传送虚拟状态寄存器的位SRWD、BP1、BP0、WEL和WIP。
所以存储器设备DSU表现得像单个存储器设备一样，虚拟状态寄存器的位WIP在个体存储器DSEi中的至少一个在执行写周期的过程中的情况下被读出为1并且在没有个体存储器在执行写周期的过程中的情况下被读出为0。
然而，每个个体存储器设备DSEi默认为不知道结束或者不知道其它个体存储器所执行的写周期。
具体而言，为了传送位WIP，具有标识符0(DSE0)的个体存储器设备必须知道总线上的其它三个存储器设备的状态。
这个问题的一个解决方案使得个体存储器设备DSE1-DSE3按时钟信号CK的速率顺序地发送它们的特定位WIPi的值，代替个体状态寄存器的未被使用的位000。
这将在下文中被更详细地说明。
如果参考图16，可以看出在时钟信号CK的第一个下降沿FD1处，个体存储器设备DSE0发送来自其个体状态寄存器的位SRWD0，该位对应于虚拟状态寄存器的位SRWD。
然后，设备DSE0在时钟信号的第二个下降沿FD2处释放总线。
个体存储器设备DSE1随后在时钟信号CK的第二个下降沿FD2处传送其位WIP1代替未被使用的位，然后在信号CK的第三个下降沿FD3处释放总线(图17)。
个体存储器设备DSE2随后在时钟信号CK的第三个下降沿FD3处传送其位WIP2代替未被使用的位，然后在第四个下降沿FD4处释放总线(图18)。
个体存储器设备DSE3随后在时钟信号CK的第四个下降沿FD4处传送其位WIP3代替未被使用的位，然后在第五个下降沿FD5处释放总线(图19)。
已将位WIP0、WIP1、WIP2和WIP3存储在临时寄存器中的个体存储器设备DSE0随后可以利用逻辑门PL(通常是OU逻辑门)根据这四个位的值确定位WIP(图20)。
个体存储器设备DSE0随后在时钟信号CK的下降沿FD5处传送位BP1(图21)，然后在下降沿FD6处传送位BP0(图22)，然后在下降沿FD7处传送位WEL(等同于位WEL0)(图23)并且最后传送在时钟信号CK的下降沿FD8处生成的位WIP。
与传统的存储器设备一样，因此需要八个下降时钟沿来传送状态字MST的八个位，因而使得该操作对于微控制器1而言是透明的。
对于单个存储器设备DSU而言也可以利用读存储器平面的尝试或者所尝试的对存储器平面或虚拟状态寄存器的写访问串起写命令(WRITE)，就是说串起命令WRITE和READ或者WRITE和WREN+WRITE或者甚至是WRITE和WREN+WRSR。
为此，可以设想两个实施例。
根据第一实施例，在写入期间，微控制器被配置为通过执行对虚拟状态寄存器的循环读取来读取虚拟状态寄存器的位WIP，并且当位WIP回落为0时，单个存储器设备DSU被认为准备好接收下一个READ或WREN+WRITE或WREN+WRSR命令。
根据第二实施例，使用最大写入时间(例如5ms)通常已知的事实。在这种情况下，微控制器被配置为在信号S-返回至高电平状态之后等待等于最大写入时间的时间，并且随后在不质询位WIP的情况下发起下一个READ或WREN+WRITE或WREN+WRSR命令。

Claims (26)

1.一种存储器设备，包括：
输入/输出接口；
被耦合到所述输入/输出接口的串行外围接口SPI总线；以及
被连接到所述总线的多个个体非易失性存储器设备，每个个体非易失性存储器设备拥有具有个体存储器容量的个体存储器空间，其中每个个体非易失性存储器设备的芯片选择输入全部被连接到所述SPI总线的同一个芯片选择线路，所述个体非易失性存储器设备还被连接并且能够控制以便从所述输入/输出接口来看表现为单个非易失性存储器设备，所述单个非易失性存储器设备具有总存储器容量等于所述个体非易失性存储器设备的所述个体存储器容量的总和的总存储器空间。
2.根据权利要求1所述的设备，其中每个个体非易失性存储器设备包括个体控制器，每个个体控制器被配置为：
在存在通过所述总线的所述芯片选择线路由主设备传送以选择所述单个非易失性存储器设备的芯片选择信号的情况下将对应的个体非易失性存储器设备置于被选择状态；
在存在通过所述总线的芯片选择线路被所述主设备传送以取消选择所述单个非易失性存储器设备的芯片取消选择信号的情况下将对应的个体非易失性存储器设备置于被取消选择状态；并且
在存在针对存在于所述总线的串行数据输入线路上的所述单个非易失性存储器设备的存储器空间的存储器访问命令的情况下，根据所述命令的内容使得所述存储器访问命令被对应的个体非易失性存储器设备执行或者不被其执行。
3.根据权利要求1所述的设备，其中所述总存储器空间被划分成相应地被分派给所述多个个体非易失性存储器设备的所述多个个体存储器空间，并且在存在存储器访问命令并且包括所述总存储器空间的地址的情况下，每个个体控制器被配置为根据所述地址的至少一部分的内容来确定对应的所述个体非易失性存储器设备是否受所述存储器访问命令的影响。
4.根据权利要求3所述的设备，其中每个个体非易失性存储器设备被分配以与被分派给该个体非易失性存储器设备的个体存储器空间相对应的在所述总线上的标识符。
5.根据权利要求1所述的设备，其中每个个体非易失性存储器设备包括被配置为存储个体状态字的个体状态寄存器，并且其中具有与所述个体状态字相似的结构的状态字与所述单个非易失性存储器设备的虚拟状态寄存器相关联。
6.根据权利要求5所述的设备，其中每个个体非易失性存储器设备包括个体控制器，并且在存在针对所述虚拟状态寄存器的写命令的情况下，每个个体控制器被配置为对所述命令解码，并且其中基于存在于所述个体状态寄存器中的所述状态字的特定位的当前值，所述个体控制器被配置为全部不执行所述命令或者全部执行所述命令以便在所有所述个体状态寄存器中相应地写入针对所涉及的相应位的相同值。
7.根据权利要求6所述的设备，其中与所述虚拟状态寄存器相关联的所述状态字包括特定位，所述特定位表示在所述单个非易失性存储器设备的总存储器空间中存在还是不存在当前正在被执行的写周期，并且在存在虚拟状态寄存器读命令的情况下，所述个体非易失性存储器设备中的仅一个个体非易失性存储器设备的个体控制器被配置为根据所有个体状态寄存器的对等特定位的值生成所述特定位的值，并传送这个所生成的特定位以及所述个体控制器的状态字的其它个体位，所述其它个体位对应于与所述虚拟状态寄存器相关联的状态字的其它位。
8.根据权利要求7所述的设备，其中其它存储器设备的个体控制器被配置为按意图为时钟控制所述总线的时钟信号的速率来通过所述总线顺序地传送所述个体控制器的特定位，代替所述个体状态字的未被使用的位。
9.根据权利要求1所述的设备，其中每个个体非易失性存储器设备包括被配置为存储个体状态字的个体状态寄存器，并且其中具有与个体状态字相似的结构的状态字与所述单个非易失性存储器设备的虚拟状态寄存器相关联；并且
其中每个个体非易失性存储器设备包括具有第一状态和第二状态的个体写使能锁存电路，在所述第一状态中，所述个体写使能锁存电路存储与所述个体存储器空间中或者所述个体状态寄存器中的写使能相对应的第一逻辑值，在所述第二状态中，所述个体写使能锁存电路存储与所述个体存储器空间中或者所述个体状态寄存器中的写禁用相对应的第二逻辑值，并且写使能位与所述单个非易失性存储器设备的虚拟写使能锁存电路相关联，所述写使能位的逻辑值等于被存储在个体锁存电路中的位的逻辑值，所述写使能位的第一逻辑值对应于所述总存储器空间中或者所述虚拟状态寄存器中的写使能并且所述写使能位的第二逻辑值对应于所述总存储器空间中或者所述虚拟状态寄存器中的写禁用。
10.根据权利要求9所述的设备，其中每个个体非易失性存储器设备包括个体控制器；
其中每个个体控制器被配置为在存在针对存在于所述总线上的虚拟写使能锁存电路的第一特定定位命令的情况下将对应的个体写使能锁存电路置于其第一状态；并且
其中每个个体控制器被配置为在存在针对存在于所述总线上的虚拟写使能锁存电路的第二特定定位命令的情况下或者在虚拟状态寄存器中执行写命令时或者在所述个体非易失性存储器设备中的任意一个个体非易失性存储器设备的个体存储器空间的存储器位置中执行写命令时将所述个体写使能锁存电路置于其第二状态。
11.根据权利要求9所述的设备，其中所述总存储器空间被划分成相应地被分派给多个个体非易失性存储器设备的多个个体存储器空间，并且在存在存储器访问命令并且包括所述总存储器空间的地址的情况下，每个个体控制器被配置为根据所述地址的内容来确定对应的个体非易失性存储器设备是否受所述存储器访问命令的影响；并且
其中，当所述存储器访问命令是写访问命令时，个体控制器被配置为在以下情况下使得写入在对应的个体非易失性存储器设备的个体存储器空间中被执行：
所述对应的个体非易失性存储器设备受所述写访问命令的影响，
由所述地址指定的存储器位置不属于写保护存储器区域，以及
所述个体写使能锁存电路被置于其第一状态。
12.根据权利要求11所述的设备，其中，当所述存储器访问命令是读访问命令时，个体控制器被配置为在所述对应的个体非易失性存储器设备受所述读访问命令的影响的情况下使得读取在所述对应的个体非易失性存储器设备的个体存储器空间中被执行。
13.根据权利要求12所述的设备，其中，当所述读访问命令顺序地影响多个个体非易失性存储器设备时，受影响的第一个体非易失性存储器设备的个体控制器被配置为使得所述命令被执行，然后释放所述总线并将所述个体非易失性存储器设备置于空闲状态以使得受影响的下一个体非易失性存储器设备可以进而在所述总线上进行控制，以此类推直到受影响的最后的个体非易失性存储器设备执行所述命令。
14.根据权利要求1所述的设备，其中所述多个个体非易失性存储器设备包括各自具有4兆比特的个体存储器容量的四个个体非易失性存储器设备，所述单个非易失性存储器设备具有16兆比特的存储器容量。
15.根据权利要求1所述的设备，其中所述设备被包封在单个封装中。
16.根据权利要求1所述的设备，其中所述个体非易失性存储器设备被堆叠。
17.根据权利要求1所述的设备，其中所述个体非易失性存储器设备是EEPROM设备。
18.一种操作非易失性存储器设备的方法，所述非易失性存储器设备包括被连接到串行外围接口SPI总线的多个个体非易失性存储器芯片，所述SPI总线被耦合到输入/输出接口，所述方法包括：
利用芯片选择信号来激活所述SPI总线的芯片选择线路，所述芯片选择线路被公用地连接到所述个体非易失性存储器芯片中的每个个体非易失性存储器芯片的芯片选择输入；
响应于所述芯片选择信号而将每个个体非易失性存储器芯片置于被选择状态；
在所述非易失性存储器设备的输入/输出接口处接收存储器访问命令；
将所述存储器访问命令发送给所述个体非易失性存储器芯片中的每个个体非易失性存储器芯片；
由每个个体非易失性存储器芯片根据所述存储器访问命令的内容来执行或者不执行所述存储器访问命令；
利用芯片取消选择信号对所述SPI总线的所述芯片选择线路去激活；以及
响应于所述芯片取消选择信号而将每个个体非易失性存储器芯片置于被取消选择状态。
19.根据权利要求18所述的方法，其中在操作期间，所述个体非易失性存储器芯片从所述输入/输出接口来看表现为单个非易失性存储器设备，所述单个非易失性存储器设备具有总存储器容量等于所述个体非易失性存储器芯片中的每个个体非易失性存储器芯片的存储器容量的总和的总存储器空间。
20.根据权利要求19所述的方法，其中向所述个体非易失性存储器芯片中的每个个体非易失性存储器芯片发送所述存储器访问命令还包括发送所述总存储器空间的地址；并且
其中执行或不执行所述存储器访问命令包括由所述个体非易失性存储器芯片中的每个个体非易失性存储器芯片根据所述地址的内容来确定该个体非易失性存储器芯片是否受所述存储器访问命令的影响。
21.根据权利要求20所述的方法，其中所述总存储器空间被划分成相应地被分派给所述多个个体非易失性存储器芯片的多个个体存储器空间，并且每个个体非易失性存储器芯片被分配以与被分派给该个体存储器芯片的个体存储器空间相对应的在所述SPI总线上的标识符。
22.根据权利要求18所述的方法，其中所述多个个体非易失性存储器芯片包括相应地具有4兆比特的个体存储器容量的四个个体EEPROM设备，所述非易失性存储器设备具有16兆比特的存储器容量。
23.一种操作存储器设备的方法，所述存储器设备包括被连接到串行外围接口SPI总线的多个个体非易失性存储器设备，所述SPI总线被耦合到输入/输出接口，所述方法包括：
在所述非易失性存储器设备的输入/输出接口处接收写命令；
激活所述SPI总线的芯片选择线路，所述芯片选择线路被公用地连接到所述个体非易失性存储器设备中的每个个体非易失性存储器设备的芯片选择输入；
在所述个体非易失性存储器设备中的每个个体非易失性存储器设备处对所述写命令解码；以及
基于被存储在所述个体非易失性存储器设备中的每个个体非易失性存储器设备的虚拟状态寄存器中的状态字的位由所有所述个体非易失性存储器设备执行所述写命令或者不由任何所述个体非易失性存储器设备执行所述写命令。
24.根据权利要求23所述的方法，其中与所述虚拟状态寄存器相关联的所述状态字包括特定位，所述特定位表示在所述存储器设备的存储器空间中存在还是不存在当前正在被执行的写周期。
25.根据权利要求23所述的方法，还包括：
在所述非易失性存储器设备的所述输入/输出接口处接收读命令；
由所述个体非易失性存储器设备中的仅一个个体非易失性存储器设备根据所有所述个体非易失性存储器设备的所有所述虚拟状态寄存器的对等特定位的值来生成特定位的值；并且
传送所生成的特定位以及所述状态字的其它个体位。
26.根据权利要求25所述的方法，还包括由其它个体非易失性存储器设备按照时钟信号的速率来通过所述总线顺序地传送所述其它个体非易失性存储器设备的特定位的值。
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