CN106507017A - 一种实现v‑by‑one的fpga芯片和相应的v‑by‑one处理方法 - Google Patents

一种实现v‑by‑one的fpga芯片和相应的v‑by‑one处理方法 Download PDF

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Abstract

本申请实施例公开了一种实现V‑BY‑ONE的FPGA芯片和相应的处理方法，该FPGA芯片只包含一个晶振，通过该晶振为全部的多个高速收发单元传输相同的单端时钟信息，并由PLL单元将该单端时钟信息转化为统一时钟信息，发送给V‑BY‑ONE Mapping单元和各通路的V‑BY‑ONE传输组，从而，实现在存在多个高速收发单元的多通路FPGA芯片中，对不同的通路进行时钟统一，保证各通路的处理进程同步进行，避免多通路时钟偏差对V‑BY‑ONE处理效果的影响。

Description

一种实现V-BY-ONE的FPGA芯片和相应的V-BY-ONE处理方法
技术领域
本申请涉及触摸控制领域，特别涉及一种实现V-BY-ONE的FPGA芯片和相应的V-BY-ONE处理方法。
背景技术
V-By-ONE(Video By ONE)，是专门面向图像传输开发出的数字接口标准。相比于传统的LVDS(Low-Voltage Differential Signaling，低电压差分信号)接口，采用V-By-ONE传输视频信号可以帮助减少PCB(Printed Circuit Board，印制电路板)布线、减少EMI(Electro Magnetic Interference，电磁干扰)/EMC(Electromagnetic Compatibility，电磁兼容)干扰，尤其在传输超高清图像时效果更明显。V-By-ONE是目前超高清解决方案广泛采用的传输接口。
由于SOC(System on Chip，芯片级系统)芯片是订制的集成电路，V-By-ONE接口的模拟电路是根据需求定制的，可以完美的适配整个系统。因此，超高清解决方案大多是SOC芯片的方式。
在产品生产实践中，采用FPGA(Field－Programmable Gate Array，现场可编程门阵列)实现V-By-ONE并用于量产的产品很少。在使用FPGA时，V-By-ONE接口的模拟电路是需要借用FPGA芯片提供的高速收发单元来实现。不同的FPGA提供的高速收发单元规格是不同的。
例如，能支持4lanes(线路，或通路)的高速收发单元的成本远低于能支持8lanes甚至更多lanes的高速收发单元。而在发送4KX2K 60HZ数据时，需要发送8lanes的V-By-ONE数据，选用两个支持4lanes的高速收发单元的成本远低于选用一个能支持8lanes的高速收发单元。从成本考虑，显然选用两个支持4lanes的高速收发单元更适用于量产型产业。因此，现有的设计中采用两个V-By-ONE控制器来分别给出4lanes给两个高速收发单元。
申请人在实现本申请的过程中发现，上述现有的处理方案至少存在如下的问题：
在采用FPGA实现V-By-ONE的场景中，由于高速收发单元规格的变化以及成本的考虑，现有技术改变了V-By-ONE的原设计方案，通过两个或多个V-By-ONE控制器来分别输出到不同的高速收发单元，这样的方案由于各组V-By-ONE控制器和高速收发单元之间独立运行，造成接收端解码异常，已经不能满足系统的稳定性需求，严重影响了高清数据的传输质量和用户体验。
发明内容
本申请实施例提供一种实现V-BY-ONE的FPGA芯片和相应的V-BY-ONE处理方法，以实现在存在多个高速收发单元的多通路FPGA芯片中，对不同的通路进行时钟统一，保证各通路的处理进程同步进行，避免多通路时钟偏差对V-BY-ONE处理效果的影响。
为了达到上述技术目的，本申请提供了一种实现V-BY-ONE的FPGA芯片，具体包括：
一个晶振、一个V-BY-ONE Mapping单元和至少两个V-BY-ONE传输组，其中，每个V-BY-ONE传输组中至少包括高速收发单元，异步先入先出AFIFO单元和V-BY-ONE控制单元；
各所述高速收发单元分别与所述晶振相连接，用于通过同一个所述晶振获取单端时钟信息；
锁相环PLL单元与一个高速收发单元相连接，用于将该高速收发单元所获取到的单端时钟信息，转换为统一时钟信息，配置给相应的V-BY-ONE传输组和V-BY-ONE Mapping单元；
所述V-BY-ONE Mapping单元将接收到的数据流分别发送给各所述V-BY-ONE传输组，由各所述V-BY-ONE传输组按照所述统一时钟信息进行处理，通过各自的所述高速收发单元将处理后的数据流发送给接收端。
优选的，所述晶振与各高速收发单元所对应的专用时钟引脚的距离相等。
优选的，所述FPGA芯片中包含多个PLL单元，各PLL单元分别对应了各所述V-BY-ONE传输组，各PLL单元将自身所对应的V-BY-ONE传输组中的高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元，以及自身所对应的V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元；
或，
所述FPGA芯片中只包含一个PLL单元，该PLL单元对应了全部V-BY-ONE传输组，该PLL单元与任一高速收发单元相连接，并将该高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元，以及各V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元。
优选的，所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括不同的V-BY-ONE控制单元，各V-BY-ONE控制单元之间通过握手信号进行处理进程的同步。
优选的，所述各V-BY-ONE控制单元之间通过握手信号进行处理进程的同步，具体包括：
当一个V-BY-ONE控制单元初始化完成时，向所有其他V-BY-ONE控制单元发送待命确认消息；
所述V-BY-ONE控制单元判断是否接收到了所有其他V-BY-ONE控制单元所发送的待命确认消息；
如果不是，则继续待命，如果是，则所述V-BY-ONE控制单元启动当前的处理进程。
优选的，所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括的V-BY-ONE控制单元具体为同一个V-BY-ONE控制单元，所述V-BY-ONE控制单元初始化完成后，分别触发各V-BY-ONE传输组的处理进程。
另外，本申请实施例还提供了一种V-BY-ONE处理方法，应用于一种实现V-BY-ONE的FPGA芯片中，所述FPGA芯片包括一个晶振、一个V-BY-ONE Mapping单元和至少两个V-BY-ONE传输组，其中，每个V-BY-ONE传输组中至少包括高速收发单元，异步先入先出AFIFO单元和V-BY-ONE控制单元，所述方法具体包括：
所述FPGA芯片通过同一个晶振向各高速收发单元发送相同的单端时钟信息；
所述FPGA芯片通过其中一个高速收发单元将单端时钟信息发送给PLL单元，转换为统一时钟信息，并配置给所述PLL单元相应的V-BY-ONE传输组和V-BY-ONE Mapping单元；
当所述FPGA芯片通过所述V-BY-ONE Mapping单元接收到数据流时，通过各所述V-BY-ONE传输组按照所述统一时钟信息进行处理，并分别通过各所述V-BY-ONE传输组中的高速收发单元，将处理后的数据流发送给接收端。
优选的，在所述FPGA芯片中，所述晶振与各高速收发单元所对应的专用时钟引脚的距离相等。
优选的，所述FPGA芯片中包含多个PLL单元，各PLL单元分别对应了各所述V-BY-ONE传输组，各PLL单元将自身所对应的V-BY-ONE传输组中的高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元，以及自身所对应的V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元；
或，
所述FPGA芯片中只包含一个PLL单元，该PLL单元对应了全部V-BY-ONE传输组，该PLL单元与任一高速收发单元相连接，并将该高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元，以及各V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元。
优选的，所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括不同的V-BY-ONE控制单元，各V-BY-ONE控制单元之间通过握手信号进行处理进程的同步；
或，
所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括的V-BY-ONE控制单元具体为同一个V-BY-ONE控制单元，所述V-BY-ONE控制单元初始化完成后，分别触发各V-BY-ONE传输组的处理进程。
与现有技术相比，本申请实施例所提出的技术方案的有益技术效果包括：
本申请实施例公开了一种实现V-BY-ONE的FPGA芯片和相应的V-BY-ONE处理方法，该FPGA芯片只包含一个晶振，通过该晶振为全部的多个高速收发单元传输相同的单端时钟信息，并由PLL单元将该单端时钟信息转化为统一时钟信息，发送给V-BY-ONE Mapping单元和各通路的V-BY-ONE传输组，从而，实现在存在多个高速收发单元的多通路FPGA芯片中，对不同的通路进行时钟统一，保证各通路的处理进程同步进行，避免多通路时钟偏差对V-BY-ONE处理效果的影响。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中采用FPGA实现V-By-ONE的芯片结构示意图；
图2为本申请实施例所提出的一种实现V-BY-ONE的FPGA芯片的结构示意图；
图3为本申请实施例在具体应用场景下所提出的一种包括多个PLL单元的实现V-BY-ONE的FPGA芯片的结构示意图；
图4为本申请实施例在具体应用场景下所提出的一种包括握手同步过程的实现V-BY-ONE的FPGA芯片的结构示意图；
图5为本申请实施例在具体应用场景下所提出的一种包括单个V-BY-ONE控制单元的实现V-BY-ONE的FPGA芯片的结构示意图；
图6为本申请实施例所提出的一种V-BY-ONE处理方法的流程示意图。
具体实施方式
正如本申请背景技术所陈述的，在采用FPGA实现V-By-ONE的场景中，如果采用多通路设计，应用多个高速收发单元进行数据传输，则会因为各组V-By-ONE控制器和高速收发单元之间独立运行，无法准确保证时钟同步，而造成接收端解码异常，从而，无法满足系统的稳定性需求，影响高清数据的传输质量和用户体验。
如图1所示，为现有技术中采用FPGA实现V-By-ONE的芯片结构示意图。图中所示框图内为FPGA内部设计，包含V-BY-ONE MAPPING单元、两个V-BY-ONE控制器、两个AFIFO(Asynchronous First Input First Output，异步先入先出队列)和两个高速收发单元。其中，V-BY-ONE MAPPING单元负责将输入的视频流按照接收端要求的数据排列方式对数据进行重新排列。V-BY-ONE控制器主要是实现V-BY-ONE协议。AFIFO实现跨时钟域处理。高速收发单元是FPGA内部的基本单元，在此设计中使用其发送相关的功能。框图外的OSC1(oscillator，晶振)和OSC2为PCB电路板上与设计紧密相关的两个晶振的示意图。
基于上述的设计结构，现有技术的工作方式具体为，数据流从FPGA外部输入FPGA，V-BY-ONE MAPPING单元收到数据流后，会根据接收端的需求将数据进行重新组合排列，拆分发送给两个V-BY-ONE控制器单元。V-BY-ONE控制器单元将接收到的数据按照V-BY-ONE协议进行打包、编码和加扰等操作后，推送到AFIFO。AFIFO接收到V-BY-ONE控制单元推入的数据后，非空状态信号拉高，此时，AFIFO会将数据取出，发送给高速收发单元，由高速收发单元将数据转换成高速的串行数据发送给接收端。
该设计中涉及到三个时钟域。第一个是FPGA外部与输入的数据流同步时钟；第二个是V-BY-ONE MAPPING单元(其中一部分)、V-BY-ONE控制器1、AFIFO1和高速收发单元1所在的时钟域；第三个是V-BY-ONE MAPPING单元(其中一部分)、V-BY-ONE控制器2、AFIFO2和高速收发单元2所在的时钟域。其中V-BY-ONE MAPPING单元工作在3个时钟域下，需要同时处理三个时钟域的数据。这样在一个单元中处理多个时钟域的设计会较为复杂，并且第二个时钟域和第三个时钟域的逻辑单元不能共用，造成资源浪费，导致在FPGA布线后该模块占用较大的资源，同时影响其他模块的时序。
该设计中第二个时钟域和第三个时钟域的时钟分别来自于PCB板上的两个晶振。以第二个时钟域为例介绍该时钟域内时钟。外部晶振OSC1给出一个稳定的148.5MHZ差分时钟给FPGA专用的参考时钟引脚上，该差分时钟经过IBUFDS_GTE2单元后转换成单端时钟，并经专用的时钟布线资源进入高速收发模块内部。高速收发模块会以该单端时钟作为输入重新产生一个同频的单端时钟。然后在经过PLL产生该时钟域内的所有时钟。同理可以得到第三个时钟域内的时钟。由此可见第二个时钟域与第三个时钟域是两条完全独立的通路。由于两个通路完全独立，同时在两个通路之间没有交互的信号，这样两个通路会有不同步的风险。如果发生不同步的情况，接收端就会发生解码错误。
下面针对该设计分析会造成接收端不能正常解码的具体原因。
首先，从图1中看到两个通路的时钟源是来自PCB板上的两颗晶振。在两颗晶振频率存在偏差时，这两个通路是工作在不同频率下的，假如OSC1的时钟频率稍大于OSC2的时钟频率，此时两个通路从V-BY-ONE MAPPING单元中取数据的速度就存在偏差，OSC1所在的第二个时钟域通路取数据的速度要大于OSC2所在的第三个时钟域通路，在经过一行图像数据后累计的偏差会加大。如果累计偏差在接收端的接受范围内，那此时接收不会表现会异常，因为累计偏差会在每一行被清零一次。这是一个风险点。
其次，该设计中每一个通路各有一个V-BY-ONE控制器，在上电后由于工作频率和每个通路的实际情况不同，两个V-BY-ONE控制器的工作节奏是不完全同步的，在这种情况下会有其中一个控制器先工作，另外一个控制器还在做初始化的处理，这样在接收端会造成时钟恢复异常，屏端会有出现锁定后失锁，然后一直重复的情况。这是第二个风险点。
基于以上两个风险点，现有的FPGA芯片设计方案在实现V-BY-ONE处理过程中存在时钟异步风险，无法保证解码正常，影响了系统稳定性。
本申请的发明人希望通过本申请所提供的技术方案，通过单个晶振为多通路提供相同的单端时钟信息，实现在存在多个高速收发单元的多通路FPGA芯片中，对不同的通路进行时钟统一，保证各通路的处理进程同步进行，避免多通路时钟偏差对V-BY-ONE处理效果的影响。
在多通路场景下，时钟偏差是造成系统不稳定的主要因素。由于在FPGA内部多个高速收发单元的输入时钟的布线都是专用的，多个高速收发单元的时钟不能共享，同时高速收发单元产生的时钟也不可以作为另外一个高速收发单元的输入时钟来使用，因此，在FPGA内部无法做到对多个通路时钟偏差的修正，只能从FPGA外部也就是PCB板上来修改，因此，本申请的发明人提出了单晶振提供单端时钟信息的方案，由一颗晶振同时驱动多个高速收发单元。。
如图2所示，为本申请实施例所提出的一种实现V-BY-ONE的FPGA芯片的结构示意图，具体包括一个晶振21、一个V-BY-ONE Mapping单元22和至少两个V-BY-ONE传输组(在本实施例中，为简便说明，以两个V-BY-ONE传输组为例，如图2所示，具体为V-BY-ONE传输组23和V-BY-ONE传输组24，在实际应用中则可以是更多数量，这样的变化并不会影响本申请的保护范围)，其中，V-BY-ONE传输组23中至少包括高速收发单元231，AFIFO单元232和V-BY-ONE控制单元233，V-BY-ONE传输组24中至少包括高速收发单元241，AFIFO单元242和V-BY-ONE控制单元243。
针对上述的FPGA芯片结构，需要进行说明的内容如下：
(1)单晶振提供时钟信息。
高速收发单元231和高速收发单元241分别与晶振21相连接，用于通过同一个晶振获取单端时钟信息。
在具体的应用场景中，为了更好的减小晶振到FPGA两个专用时钟管脚PCB走线的干扰，可以设置晶振21与高速收发单元231和高速收发单元241所对应的专用时钟引脚的距离相等，这样，就避免了信号传输过程对时钟同步的影响。
(2)PLL单元进行时钟同步。
PLL单元25与高速收发单元231(在具体的应用场景中，也可以是高速收发单元241，这样的变化并不会影响本申请的保护范围)相连接，用于将高速收发单元231所获取到的单端时钟信息，转换为统一时钟信息，配置给相应的V-BY-ONE传输组和V-BY-ONEMapping单元22。
在具体的应用场景中，这样的PLL单元进行时钟同步的方案可以包括以下两种：
方案A、多PLL分别进行各通路的时钟同步。
具体可以如图3所示，所述FPGA芯片中包含多个PLL单元(同样以双通路为例，PLL单元也相应的为两个，PLL单元251和PLL单元252)，各PLL单元分别对应了各V-BY-ONE传输组，PLL单元251对应了V-BY-ONE传输组23，PLL单元252对应了V-BY-ONE传输组24，PLL单元251与高速收发单元231相连接，PLL单元252与高速收发单元232相连接。
各PLL单元将自身所对应的V-BY-ONE传输组中的高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元22，以及自身所对应的V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元。具体的，PLL单元251向V-BY-ONE传输组23中的高速收发单元231，AFIFO单元232和V-BY-ONE控制单元233进行时钟信息配置，PLL单元252向V-BY-ONE传输组24中的高速收发单元241，AFIFO单元242和V-BY-ONE控制单元243进行时钟信息配置。
需要说明的是，由于高速收发单元231和高速收发单元241都是通过晶振21获取单端时钟信息，可以保证时钟信息的一致性，所以，即使是多个PLL单元，其向相应的通路所同步的时钟信息也是相同的。通过这样的时钟配置过程，多通路保持了时钟信息的统一，实现了时钟同步。对于本方案，多个PLL单元的设计保证各PLL单元之间的处理过程独立，避免多通路同时处理所带来的处理压力，同时，相对于现有的技术方案，其对布线改动小，降低了设备升级的成本。
方案B、一个PLL进行全部各通路的时钟同步。
由于布线上的改进，FPGA芯片内部原先设计的多个通路的时钟源头现在改为一个源头，因此，本申请进一步提出将多个通路上的PLL单元也简化为一个，由其中一个高速收发单元的输出做为PLL单元的输入，PLL单元的输出同时给所有通路上的高速收发单元。
具体可以如图2所示，所述FPGA芯片中只包含一个PLL单元25，该PLL单元25对应了全部V-BY-ONE传输组，PLL单元25与任一高速收发单元相连接(在图2中，以高速收发单元231为例进行说明)，并将该高速收发单元231所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元22，以及各V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元。
PLL单元25将高速收发单元231通过晶振21所获取单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元22，以及自身所对应的V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元。
由于只有一个PLL单元25参与了时钟同步，所以，各单元被同步的时钟信息是完全一致的，保证了时钟同步。对于本方案，采用单个PLL单元设计，可以减少其他PLL单元设置和布线所到来的设计压力和成本，同时，单个PLL单元进行时钟同步也降低了时钟信息受到干扰，在多通路之间异步的风险，提高了同步系统的可靠性。
在具体的应用场景中，上述的方案A和方案B都可以根据实际需要进行选择和应用，这样的变化并不会影响本申请的保护范围。
(3)多通路同步进行数据流处理。
所述V-BY-ONE Mapping单元22将接收到的数据流分别发送给各所述V-BY-ONE传输组，由各所述V-BY-ONE传输组按照所述统一时钟信息进行处理，通过各自的所述高速收发单元将处理后的数据流发送给接收端。
需要进一步说明的是，考虑到多通路场景下，每个V-BY-ONE传输组都需要各自的V-BY-ONE控制单元进行数据流处理控制，而V-BY-ONE控制器分别独立于两个通路上，各V-BY-ONE控制器之间是不清楚对方当前工作状态的，所以，如果V-BY-ONE控制单元无法保证工作节奏的同步，即使时钟信息统一，也无法保证输出端数据的同步抵达，影像数据流传输质量。
因此，本申请实施例进一步通过以下两种方案保证多通路V-BY-ONE控制单元之间的处理过程同步。
方案一、增加握手验证过程。
本方案适用于各通路的V-BY-ONE传输组中分别包含V-BY-ONE控制单元的情况。
同样以图2所示的结构为例，所述FPGA芯片中包含的至少两个V-BY-ONE传输组(V-BY-ONE传输组23和V-BY-ONE传输组24)中分别包括不同的V-BY-ONE控制单元(V-BY-ONE控制单元233和V-BY-ONE控制单元243)，各V-BY-ONE控制单元之间通过握手信号进行处理进程的同步。
在具体的应用场景中，所述各V-BY-ONE控制单元之间通过握手信号进行处理进程的同步的过程如图4所示，具体包括：
当一个V-BY-ONE控制单元初始化完成时，向所有其他V-BY-ONE控制单元发送待命确认消息；
所述V-BY-ONE控制单元判断是否接收到了所有其他V-BY-ONE控制单元所发送的待命确认消息；
如果不是，则继续待命，如果是，则所述V-BY-ONE控制单元启动当前的处理进程。
如图4所示，V-BY-ONE控制单元233和V-BY-ONE控制单元243所采取的处理策略完全一致。
当V-BY-ONE控制单元233初始化完成时，向V-BY-ONE控制单元243发送待命确认消息(具体可以为一个ready消息)。在自身发出消息之后，V-BY-ONE控制单元233判断是否接收到了V-BY-ONE控制单元243所发送的待命确认消息。
如果不是，则表示V-BY-ONE控制单元243尚未就绪，V-BY-ONE控制单元233继续待命。
相反，如果是，则表示V-BY-ONE控制单元243已经初始化完毕，准备就绪，由于V-BY-ONE控制单元233之前已经向V-BY-ONE控制单元243发送了待命确认消息，所以，V-BY-ONE控制单元243也必然已经确认V-BY-ONE控制单元233准备就绪，所以，V-BY-ONE控制单元233和V-BY-ONE控制单元243同时分别启动当前的处理进程，保证了多通路之间工作节奏的同步。
方案二、合并多通路的V-BY-ONE控制单元。
本方案适用于FPGA芯片中只有一个V-BY-ONE控制单元的情况。
即如图5所示，该方案由一个外部时钟晶振提供时钟源，消除了原设计中两颗晶振时钟频率不一致导致两个通路数据偏差较大，造成接收端8lanes数据不同步以及锁定异常等异常情况。同时也简化了高速收发单元部分时钟部分的设计，优化了时钟部分逻辑，更好的满足FPGA布局布线时的时序要求，增强的系统的稳定性。但更重要的是，所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括的V-BY-ONE控制单元具体为同一个V-BY-ONE控制单元26，所述V-BY-ONE控制单元26初始化完成后，分别触发各V-BY-ONE传输组的处理进程。
上述方案将两个V-BY-ONE控制器合并为一个V-BY-ONE控制器来处理V-BY-ONE协议。由原先每个V-BY-ONE控制器控制4lanes数据修改为由一个V-BY-ONE控制器控制8lanes数据。由一个控制器来处理8lanes数据消除了两个控制带来的节奏不一致问题，提高了接收端锁定的可靠性。消除了原先设计中会有接收端锁定后失锁的问题，也避免了由于反复失锁造成接收端进入混乱状态而无法恢复，使得系统可靠性大大提升。
改由一个控制器的控制的方案也省去了改进方案中加入握手的机制。根据所选用FPGA期间型号的差异，两个高速收发单元的位置可能会放在FPGA芯片的两端，两个高速收发单元的距离较远，FPGA布线时会把相关资源放在距离高速收发单元周围，这样子握手信号需要从FPGA芯片的顶部布线至FPGA芯片的底部，布线距离较远，布线后时序难以满足，FPGA为了满足该布线时序会对其他单元的布线进行调整，相应的单元时序是变差，从而影响整个系统的时序，使得系统稳定性变差，在接收端显示的图像有等高线或乱点等问题。该设计方案可以很好的满足FPGA的时序要求，对系统的稳定性也会有所提高。
该方案将原先设计中3个时钟域减少为2个时钟域。第一个时钟域为视频流所在时钟域，第二个时钟域为V-BY-ONE MAPPING单元中部分以及其后的所有模块所在的时钟域，由V-BY-ONE MAPPING单元来处理两个时钟域的数据，这样的改进设计大大简化了V-BY-ONEMAPPING单元跨时钟域处理的复杂度，减轻了V-BY-ONE MAPPING设计的工作量，同时减小了V-BY-ONE MAPPING单元的面积，有利于FPGA芯片内部布局布线的处理，更好的满足时序要求。
该方案对PCB设计的修改，去掉原先设计两颗晶振中的一颗，使两个通路偏差减少到最小。不仅提高了系统的稳定性，同时降低的成本。
与现有技术相比，本申请实施例所提出的技术方案的有益技术效果包括：
本申请实施例公开了一种实现V-BY-ONE的FPGA芯片和相应的V-BY-ONE处理方法，该FPGA芯片只包含一个晶振，通过该晶振为全部的多个高速收发单元传输相同的单端时钟信息，并由PLL单元将该单端时钟信息转化为统一时钟信息，发送给V-BY-ONE Mapping单元和各通路的V-BY-ONE传输组，从而，实现在存在多个高速收发单元的多通路FPGA芯片中，对不同的通路进行时钟统一，保证各通路的处理进程同步进行，避免多通路时钟偏差对V-BY-ONE处理效果的影响。
下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
如图6所示，为本申请实施例所提出的一种在前述的FPGA芯片中实现V-BY-ONE处理的方法示意图，该方法具体包括：
步骤S601、所述FPGA芯片通过同一个晶振向各高速收发单元发送相同的单端时钟信息。
在具体的应用场景中，为了更好的减小晶振到FPGA两个专用时钟管脚PCB走线的干扰，可以设置晶振与各高速收发单元所对应的专用时钟引脚的距离相等，这样，就避免了信号传输过程对时钟同步的影响。
步骤S602、所述FPGA芯片通过其中一个高速收发单元将单端时钟信息发送给PLL单元，转换为统一时钟信息，并配置给所述PLL单元相应的V-BY-ONE传输组和V-BY-ONEMapping单元。
如前所示，PLL但愿的处理方案包括两种，多PLL单元分别进行各V-BY-ONE传输组的时钟同步，或者单个PLL单元对所有V-BY-ONE传输组进行时钟同步，在此不再赘述，这样的变化并不会影响本申请的保护范围。
步骤S603、当所述FPGA芯片通过所述V-BY-ONE Mapping单元接收到数据流时，通过各所述V-BY-ONE传输组按照所述统一时钟信息进行处理，并分别通过各所述V-BY-ONE传输组中的高速收发单元，将处理后的数据流发送给接收端。
同样的，如前所述，为了实现多通路之间工作节奏的统一，V-BY-ONE控制单元的设计也包括两种：多V-BY-ONE控制单元之间的握手同步，或者各V-BY-ONE传输组之间V-BY-ONE控制单元的合并，具体的处理方案参照前述说明，在此不再重复。
与现有技术相比，本申请实施例所提出的技术方案的有益技术效果包括：
本申请实施例公开了一种实现V-BY-ONE的FPGA芯片和相应的V-BY-ONE处理方法，该FPGA芯片只包含一个晶振，通过该晶振为全部的多个高速收发单元传输相同的单端时钟信息，并由PLL单元将该单端时钟信息转化为统一时钟信息，发送给V-BY-ONE Mapping单元和各通路的V-BY-ONE传输组，从而，实现在存在多个高速收发单元的多通路FPGA芯片中，对不同的通路进行时钟统一，保证各通路的处理进程同步进行，避免多通路时钟偏差对V-BY-ONE处理效果的影响。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明实施例可以通过硬件实现，也可以借助软件加必要的通用硬件平台的方式来实现。基于这样的理解，本发明实施例的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或网络侧设备等)执行本发明实施例各个实施场景所述的方法。
本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明实施例所必须的。
本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
上述本发明实施例序号仅仅为了描述，不代表实施场景的优劣。
以上公开的仅为本发明实施例的几个具体实施场景，但是，本发明实施例并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明实施例的业务限制范围。

Claims (10)

1.一种实现V-BY-ONE的现场可编程门阵列FPGA芯片，其特征在于，具体包括：
一个晶振、一个V-BY-ONE Mapping单元和至少两个V-BY-ONE传输组，其中，每个V-BY-ONE传输组中至少包括高速收发单元，异步先入先出AFIFO单元和V-BY-ONE控制单元；
各所述高速收发单元分别与所述晶振相连接，用于通过同一个所述晶振获取单端时钟信息；
锁相环PLL单元与一个高速收发单元相连接，用于将该高速收发单元所获取到的单端时钟信息，转换为统一时钟信息，配置给相应的V-BY-ONE传输组和V-BY-ONE Mapping单元；
所述V-BY-ONE Mapping单元将接收到的数据流分别发送给各所述V-BY-ONE传输组，由各所述V-BY-ONE传输组按照所述统一时钟信息进行处理，通过各自的所述高速收发单元将处理后的数据流发送给接收端。
2.如权利要求1所述的FPGA芯片，其特征在于，所述晶振与各高速收发单元所对应的专用时钟引脚的距离相等。
3.如权利要求1所述的FPGA芯片，其特征在于，
所述FPGA芯片中包含多个PLL单元，各PLL单元分别对应了各所述V-BY-ONE传输组，各PLL单元将自身所对应的V-BY-ONE传输组中的高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元，以及自身所对应的V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元；
或，
所述FPGA芯片中只包含一个PLL单元，该PLL单元对应了全部V-BY-ONE传输组，该PLL单元与任一高速收发单元相连接，并将该高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元，以及各V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元。
4.如权利要求1所述的FPGA芯片，其特征在于，
所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括不同的V-BY-ONE控制单元，各V-BY-ONE控制单元之间通过握手信号进行处理进程的同步。
5.如权利要求4所述的FPGA芯片，其特征在于，所述各V-BY-ONE控制单元之间通过握手信号进行处理进程的同步，具体包括：
当一个V-BY-ONE控制单元初始化完成时，向所有其他V-BY-ONE控制单元发送待命确认消息；
所述V-BY-ONE控制单元判断是否接收到了所有其他V-BY-ONE控制单元所发送的待命确认消息；
如果不是，则继续待命，如果是，则所述V-BY-ONE控制单元启动当前的处理进程。
6.如权利要求1所述的FPGA芯片，其特征在于，
所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括的V-BY-ONE控制单元具体为同一个V-BY-ONE控制单元，所述V-BY-ONE控制单元初始化完成后，分别触发各V-BY-ONE传输组的处理进程。
7.一种V-BY-ONE处理方法，其特征在于，应用于一种实现V-BY-ONE的FPGA芯片中，所述FPGA芯片包括一个晶振、一个V-BY-ONE Mapping单元和至少两个V-BY-ONE传输组，其中，每个V-BY-ONE传输组中至少包括高速收发单元，异步先入先出AFIFO单元和V-BY-ONE控制单元，所述方法具体包括：
所述FPGA芯片通过同一个晶振向各高速收发单元发送相同的单端时钟信息；
所述FPGA芯片通过其中一个高速收发单元将单端时钟信息发送给PLL单元，转换为统一时钟信息，并配置给所述PLL单元相应的V-BY-ONE传输组和V-BY-ONE Mapping单元；
当所述FPGA芯片通过所述V-BY-ONE Mapping单元接收到数据流时，通过各所述V-BY-ONE传输组按照所述统一时钟信息进行处理，并分别通过各所述V-BY-ONE传输组中的高速收发单元，将处理后的数据流发送给接收端。
8.如权利要求7所述的V-BY-ONE处理方法，其特征在于，
在所述FPGA芯片中，所述晶振与各高速收发单元所对应的专用时钟引脚的距离相等。
9.如权利要求7所述的V-BY-ONE处理方法，其特征在于，
所述FPGA芯片中包含多个PLL单元，各PLL单元分别对应了各所述V-BY-ONE传输组，各PLL单元将自身所对应的V-BY-ONE传输组中的高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元，以及自身所对应的V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元；
或，
所述FPGA芯片中只包含一个PLL单元，该PLL单元对应了全部V-BY-ONE传输组，该PLL单元与任一高速收发单元相连接，并将该高速收发单元所获取的单端时钟信息转换为统一时钟信息，配置给V-BY-ONE Mapping单元，以及各V-BY-ONE传输组中的高速收发单元，AFIFO单元和V-BY-ONE控制单元。
10.如权利要求7所述的V-BY-ONE处理方法，其特征在于，
所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括不同的V-BY-ONE控制单元，各V-BY-ONE控制单元之间通过握手信号进行处理进程的同步；
或，
所述FPGA芯片中包含的至少两个V-BY-ONE传输组中分别包括的V-BY-ONE控制单元具体为同一个V-BY-ONE控制单元，所述V-BY-ONE控制单元初始化完成后，分别触发各V-BY-ONE传输组的处理进程。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109410804A (zh) * 2018-09-14 2019-03-01 武汉帆茂电子科技有限公司 一种基于FPGA的V-by-one信号产生装置及方法
CN110581963A (zh) * 2019-11-11 2019-12-17 武汉精立电子技术有限公司 一种v-by-one信号转换方法、装置及电子设备
CN112688709A (zh) * 2020-12-18 2021-04-20 上海安路信息科技股份有限公司 Fpga接口单元、fpga接口模块及fpga接口系统
WO2022127790A1 (zh) * 2020-12-15 2022-06-23 海宁奕斯伟集成电路设计有限公司 通道配置方法、装置、电子设备以及可读存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100257071A1 (en) * 2009-04-07 2010-10-07 International Business Machines Corporation Mapping transactions between the real world and a virtual world
CN102186106A (zh) * 2011-05-04 2011-09-14 苏州全波通信技术有限公司 单频网中时钟同步装置
US20150222276A1 (en) * 2014-01-31 2015-08-06 Microsemi Semiconductor Ulc Double phase-locked loop with frequency stabilization
CN105611286A (zh) * 2016-02-18 2016-05-25 青岛海信电器股份有限公司 一种视频处理芯片功能验证装置和方法
CN105681866A (zh) * 2016-01-04 2016-06-15 青岛海信信芯科技有限公司 一种vbo信号处理的方法及装置
CN105681632A (zh) * 2015-12-31 2016-06-15 深圳市华途数字技术有限公司 多目摄像机及其帧同步的方法
CN105744202A (zh) * 2016-02-05 2016-07-06 武汉精测电子技术股份有限公司 一种v-by-one信号处理方法及装置
CN105975246A (zh) * 2015-03-12 2016-09-28 阿尔特拉公司 无需同步器的自填充多时钟fifo

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100257071A1 (en) * 2009-04-07 2010-10-07 International Business Machines Corporation Mapping transactions between the real world and a virtual world
CN102186106A (zh) * 2011-05-04 2011-09-14 苏州全波通信技术有限公司 单频网中时钟同步装置
US20150222276A1 (en) * 2014-01-31 2015-08-06 Microsemi Semiconductor Ulc Double phase-locked loop with frequency stabilization
CN105975246A (zh) * 2015-03-12 2016-09-28 阿尔特拉公司 无需同步器的自填充多时钟fifo
CN105681632A (zh) * 2015-12-31 2016-06-15 深圳市华途数字技术有限公司 多目摄像机及其帧同步的方法
CN105681866A (zh) * 2016-01-04 2016-06-15 青岛海信信芯科技有限公司 一种vbo信号处理的方法及装置
CN105744202A (zh) * 2016-02-05 2016-07-06 武汉精测电子技术股份有限公司 一种v-by-one信号处理方法及装置
CN105611286A (zh) * 2016-02-18 2016-05-25 青岛海信电器股份有限公司 一种视频处理芯片功能验证装置和方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109410804A (zh) * 2018-09-14 2019-03-01 武汉帆茂电子科技有限公司 一种基于FPGA的V-by-one信号产生装置及方法
CN109410804B (zh) * 2018-09-14 2021-09-28 武汉帆茂电子科技有限公司 一种基于FPGA的V-by-one信号产生装置及方法
CN110581963A (zh) * 2019-11-11 2019-12-17 武汉精立电子技术有限公司 一种v-by-one信号转换方法、装置及电子设备
WO2022127790A1 (zh) * 2020-12-15 2022-06-23 海宁奕斯伟集成电路设计有限公司 通道配置方法、装置、电子设备以及可读存储介质
CN112688709A (zh) * 2020-12-18 2021-04-20 上海安路信息科技股份有限公司 Fpga接口单元、fpga接口模块及fpga接口系统

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