CN106160908A - 两阶可编程电信级时钟树电路 - Google Patents

Abstract

本发明提供了一种两阶可编程电信级时钟树电路，本地启动时钟源经过所述时钟选择逻辑选择后输出到所述保持平滑锁相环中，经过所述保持平滑锁相环平滑输出给所述高速收发器组用做第一参考时钟，所述高速收发器组使用该第一参考时钟恢复提取出一阶线路时钟；所述时钟选择逻辑对所述高速收发器组输出的多组线路恢复时钟，根据时钟质量和预设规则选出一组时钟，提取恢复出二阶线路时钟；时钟选择逻辑和保持平滑锁相环具有可编程特性，时钟选择方案灵活；保持平滑锁相环的保持和平滑能力，高速收发器组用的参考时钟上不会出现时钟阶跃，时钟频率精度高，信号稳定。保证了整个系统从处理到发送的全同步电信级设备的高密度和小型化。

Description

两阶可编程电信级时钟树电路

技术领域

本发明涉及通讯技术，特别是涉及一种两阶可编程电信级时钟树电路。

背景技术

在SDH(Synchronous Digital Hierarchy，同步数字体系)电信网中，必须满足全网时钟同步，各种设备之间才能够互连互通。同步不良会造成时钟漂移和抖动，从而导致滑动损伤对数字业务的影响，而设备的同步定时优劣是影响SDH设备同步运行质量的主要因素之一。对电信设备而言，必须具有跟踪到全网同步时钟的能力；同时，具有确保SDH电信网同步时钟的抖动和漂移在一定范围的能力。常用的方法是采用数字锁相环跟踪网同步时钟，同时使用双锁相环互相跟踪进行主备切换的方式。这种方法能够较好的完成时钟的同步和跟踪。但其实现方案复杂、电路体积庞大、可扩展性差，一般需要做成专用的时钟板(或时钟盘)，不利于整个电信设备的高密度、小型化。

发明内容

本发明目的在于提供一种方案简单的两阶可编程电信级时钟树电路，旨在解决现方案复杂、电路体积庞大、可扩展性差，一般需要做成专用的时钟板，不利于整个电信设备的高密度、小型化的问题。

本发明提供了一种两阶可编程电信级时钟树电路，包括本地启动时钟源、时钟选择逻辑、保持平滑锁相环、高速收发器组和时钟分配缓冲器，其中，所述时钟选择逻辑和保持平滑锁相环可编程；

所述本地启动时钟源经过所述时钟选择逻辑选择后输出到所述保持平滑锁相环中，经过所述保持平滑锁相环平滑输出给所述高速收发器组用做第一参考时钟，所述高速收发器组使用该第一参考时钟恢复提取出一阶线路时钟；

所述时钟选择逻辑对所述高速收发器组输出的多组线路恢复时钟，根据时钟质量和预设规则选出一组时钟，将该组时钟输出给所述保持平滑锁相环中，经过所述保持平滑锁相环平滑输出给所述高速收发器组用做第二参考时钟，所述高速收发器组使用该第二参考时钟提取恢复出二阶线路时钟；

该时钟分配缓冲器将时钟零延迟地分配到各个同步节点使整个系统构成全同步的时钟树。

上述两阶可编程电信级时钟树电路的时钟选择逻辑和保持平滑锁相环具有可编程特性，时钟选择方案灵活；且整个系统的系统处理时钟、发送时钟和高速收发器组的参考时钟是同一时钟或同一时钟的不同镜像。保持平滑PLL(Phase Locked Loop，锁相环)的保持和平滑能力，高速收发器组用的参考时钟上不会出现时钟阶跃，时钟频率精度高，信号稳定。保证了整个系统从处理到发送的全同步电信级设备的高密度和小型化。

附图说明

图1为本发明较佳实施例中两阶可编程电信级时钟树电路的结构示意图；

图2为图1所示时钟选择逻辑的结构示意图。

具体实施方式

为了使本发明要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参阅图1及图2，本发明较佳实施例中一种两阶可编程电信级时钟树电路，包括本地启动时钟源11、时钟选择逻辑12、保持平滑锁相环13、高速收发器组14和时钟分配缓冲器15。

其中，所述时钟选择逻辑12和保持平滑锁相环13可编程；本地启动时钟源11可以是晶振组等，该模块主要为整个系统初始工作提供启动时钟激励源。

时钟选择逻辑12和高速收发器组14集成于FPGA(Field－ProgrammableGate Array，即现场可编程门阵列)的内部。在其他实施例中，可以使用CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)实现时钟选择逻辑12和高速收发器。

在优选的实施例中，电路上电启动时，本地启动时钟源11经过所述时钟选择逻辑12选择后输出到所述保持平滑锁相环13中，经过所述保持平滑锁相环13平滑输出给所述高速收发器组14用做第一参考时钟，所述高速收发器组14使用该第一参考时钟恢复提取出一阶线路时钟，完成该电路的第一阶时钟生成与分配。

所述时钟选择逻辑12对所述高速收发器组14输出的多组线路恢复时钟，根据时钟质量和预设规则选出一组时钟，将该组时钟输出给所述保持平滑锁相环13中，经过所述保持平滑锁相环13平滑输出给所述高速收发器组14用做第二参考时钟，所述高速收发器组14使用该第二参考时钟提取恢复出二阶线路时钟，完成该电路的第二阶时钟生成与分配。

该时钟分配缓冲器15将时钟零延迟地分配到各个同步节点(即各个SDH功能实现单元)使整个系统构成全同步的时钟树。

在第一阶和第二阶的时钟选择逻辑12输出切换中，由于PLL(保持平滑锁相环13)的保持和平滑能力，高速收发器组14用的参考时钟上不会出现时钟阶跃。整个系统的系统处理时钟、发送时钟和高速收发器组14的参考时钟是同一时钟或同一时钟的不同镜像，保证了整个系统从处理到发送的全同步。

结合图1和图2，时钟选择逻辑12是两阶可编程的电信级时钟树电路实现的关键，该模块具体实现中又可以分为时钟控制字模块121、时钟调度机模块122、波形整形模块123。

时钟控制字模块121用于根据所述高速收发器组14接收的SDH数据提取出SDH同步状态字。同步状态字用于在同步定时链路中传递定时信号的质量等级，使得SDH网的同步网中的节点时钟通过对同步状态字的解读获取上游的时钟的信息，对本节点的时钟进行相应的操作。SDH同步状态字表征了各路SDH恢复时钟的质量。

进一步地，时钟控制字模块121还用于，接收用于指示各路时钟信号的优先级的控制字。该控制字是人工预设指定。

时钟调度机模块122整个时钟选择逻辑12的核心，用于在所述时钟控制字模块121的控制下，使用加权轮询调度算法对输入的多个参考时钟(第一参考时钟至第M参考时钟)和多个恢复时钟(第一恢复时钟至第N恢复时钟)的调度和选择。需要说明的是，第一参考时钟至第M参考时钟指的是不同阶段生成的、性质相同的时钟信号；而第一恢复时钟至第N恢复时钟是不同阶段从线路中提取出来的、性质相同的时钟信号。

本实施例中，加权轮询调度算法优先级分配如下：

将时钟支路处于空闲状态(即时钟支路输出为常态0或者常态1)的优先级设置为低；将晶振参考时钟的优先级设置为中，其中，不同的晶振参考时钟之间由人为预设优先级；将恢复时钟的优先级设置为高，恢复时钟之间的优先级由SDH同步状态字来确定，具有相同状态字的支路具有相同的优先级。

加权轮询调度算法工作流程如下：

第一步：初始上电时，恢复时钟支路还没有加上参考时钟，此时恢复时钟支路无时钟输出，处于空闲状态。因此，晶振参考时钟具有较高的优先级被选择输出，称为晶振源选择时钟。

第二步：高速收发器组14使用晶振源选择时钟作为参考时钟恢复出各路恢复时钟，时钟调度机模块122在各路恢复时钟中按照优先级进行选择(优先级高的被优先选择，优先级相同的按照轮询方式选择)，称为信号源选择时钟。

第三步：高速收发器组14使用信号源选择时钟作为参考时钟恢复出各路恢复时钟，时钟调度机模块122在各路恢复时钟中按照优先级进行选择。在一定时间后，时钟调度机模块122进入稳定状态。

第四步：时钟调度机模块122时跟踪各路时钟的变化，进行及时跟踪和调整。

第五步：在时钟调度机模块122选择时钟改变时，由于保持平滑锁相环13的作用，确保了整个系统时钟上不会出现时钟阶跃。

波形整形模块123用于对所述时钟控制字模块121和时钟调度机模块122的输出进行整形，消除由组合逻辑带来的毛刺，并进行时钟输出。

本实施例中，所述高速收发器组14由FPGA的内部集成硬IP实现，完成SDH数据的时钟数据恢复(clock data recovery，CDR)和SDH数据发送。高速收发器组14的参考时钟、数据输入时钟均由保持平滑锁相环13模块提供。

保持平滑锁相环13用于对时钟信号进行平滑保持和跟踪锁定，并平滑保持。该模块具有对时钟信号进行跟踪锁定功能，并具有平滑保持功能，其核心部分就是一个具有记忆功能的数字锁相环。使用IC实现(如SI5326等)，该模块的输入时钟由可编程时钟选择逻辑12提供。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述装置中单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

综上所述，上述两阶可编程电信级时钟树电路的时钟选择逻辑12和保持平滑锁相环13具有可编程特性，时钟选择方案灵活；且整个系统的系统处理时钟、发送时钟和高速收发器组14的参考时钟是同一时钟或同一时钟的不同镜像。保持平滑PLL(Phase Locked Loop，锁相环)的保持和平滑能力，高速收发器组14用的参考时钟上不会出现时钟阶跃，时钟频率精度高，信号稳定。时钟选择逻辑12和高速收发器组14集成于FPGA，保证了整个系统从处理到发送的全同步电信级设备的高密度和小型化。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

在本发明所提供的实施例中，应该理解到，所揭露的方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明实施例各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random AccessMemory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例各实施例技术方案的精神和范围。

Claims (7)

1.一种两阶可编程电信级时钟树电路，其特征在于，包括本地启动时钟源、时钟选择逻辑、保持平滑锁相环、高速收发器组和时钟分配缓冲器，其中，所述时钟选择逻辑和保持平滑锁相环可编程；

所述本地启动时钟源经过所述时钟选择逻辑选择后输出到所述保持平滑锁相环中，经过所述保持平滑锁相环平滑输出给所述高速收发器组用做第一参考时钟，所述高速收发器组使用该第一参考时钟恢复提取出一阶线路时钟；

所述时钟选择逻辑对所述高速收发器组输出的多组线路恢复时钟，根据时钟质量和预设规则选出一组时钟，将该组时钟输出给所述保持平滑锁相环中，经过所述保持平滑锁相环平滑输出给所述高速收发器组用做第二参考时钟，所述高速收发器组使用该第二参考时钟提取恢复出二阶线路时钟；

该时钟分配缓冲器将时钟零延迟地分配到各个同步节点使整个系统构成全同步的时钟树。

2.如权利要求1所述的两阶可编程电信级时钟树电路，其特征在于，所述时钟选择逻辑包括：

时钟控制字模块，用于根据所述高速收发器组接收的SDH数据提取出SDH同步状态字；

时钟调度机模块，用于在所述时钟控制字模块的控制下，使用加权轮询调度算法对输入的多个参考时钟和多个恢复时钟的调度和选择；

波形整形模块，用于对所述时钟控制字模块和时钟调度机模块的输出进行整形，消除由组合逻辑带来的毛刺，并进行时钟输出。

3.如权利要求2所述的两阶可编程电信级时钟树电路，其特征在于，时钟控制字模块还用于接收指示各路时钟信号的优先级的控制字。

4.如权利要求2或3所述的两阶可编程电信级时钟树电路，其特征在于，所述时钟调度机模块，将时钟支路处于空闲状态的优先级设置为低；将晶振参考时钟的优先级设置为中，其中，不同的晶振参考时钟之间预设优先级；将恢复时钟的优先级设置为高，恢复时钟之间的优先级由SDH同步状态字来确定，具有相同状态字的支路具有相同的优先级。

5.如权利要求1至3任一项所述的两阶可编程电信级时钟树电路，其特征在于，所述高速收发器组由FPGA的内部集成硬IP实现，完成SDH数据的时钟数据恢复和SDH数据发送。

6.如权利要求1至3任一项所述的两阶可编程电信级时钟树电路，其特征在于，所述保持平滑锁相环用于对时钟信号进行平滑保持和跟踪锁定，并平滑保持。

7.如权利要求1至3任一项所述的两阶可编程电信级时钟树电路，其特征在于，所述时钟选择逻辑和高速收发器组集成于FPGA的内部。