CN106503293A - 半导体器件的测试优化方法和系统及建模优化方法和系统 - Google Patents

半导体器件的测试优化方法和系统及建模优化方法和系统 Download PDF

Info

Publication number
CN106503293A
CN106503293A CN201610835616.XA CN201610835616A CN106503293A CN 106503293 A CN106503293 A CN 106503293A CN 201610835616 A CN201610835616 A CN 201610835616A CN 106503293 A CN106503293 A CN 106503293A
Authority
CN
China
Prior art keywords
test
parameter
parasitic resistance
data
supplementary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610835616.XA
Other languages
English (en)
Other versions
CN106503293B (zh
Inventor
刘林林
郭奥
王全
周伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai IC R&D Center Co Ltd
Chengdu Image Design Technology Co Ltd
Original Assignee
Shanghai Integrated Circuit Research and Development Center Co Ltd
Chengdu Image Design Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Integrated Circuit Research and Development Center Co Ltd, Chengdu Image Design Technology Co Ltd filed Critical Shanghai Integrated Circuit Research and Development Center Co Ltd
Priority to CN201610835616.XA priority Critical patent/CN106503293B/zh
Publication of CN106503293A publication Critical patent/CN106503293A/zh
Priority to PCT/CN2017/087282 priority patent/WO2018054096A1/zh
Priority to US16/311,163 priority patent/US20190179991A1/en
Application granted granted Critical
Publication of CN106503293B publication Critical patent/CN106503293B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

本发明公开了半导体器件的测试优化和建模优化方案。其中，测试优化方案基于测试特定非直流参数的测试结构，构建测试结构的辅助结构并进行该非直流参数的测试，基于辅助结构的寄生网络模型和测试结果来计算该测试结构的并联寄生电阻和串联寄生电阻，进行线性拟合获得测试结构的直流寄生电阻，以及对该测试结构执行直流测试获得直流测试数据，并基于直流等效子电路模型来校正直流测试数据。本发明直接借助非直流参数的测试结构，并消除该测试结构的寄生元素对直流测试数据的影响，使得直流测试数据和该非直流参数的测试数据所表征的半导体器件趋向一致，从而对半导体器件特性的评估更为准确，也为建模提供了可靠的数据。

Description

半导体器件的测试优化方法和系统及建模优化方法和系统
技术领域
本发明涉及半导体器件的测试建模领域，尤其涉及半导体器件的测试优化方法和系统，以及半导体器件的建模优化方法和系统。
背景技术
实现对半导体器件的建模，需保证对其直流测试数据的准确获取。其中，半导体器件的直流测试数据包括半导体器件的电流电压等直流参数。
要获取半导体器件的直流测试数据，可以采取以下两种方式：为半导体器件单独设计直流测试结构；或者，直接在其他参数的测试结构上获取半导体器件的直流特性。
由于在半导体器件的测试和建模过程中，所需参数并不仅仅是直流测试数据一种，因而导致上述两种方式均存在问题。
对于前一种方式而言，同一颗器件测试数据(直流测试数据和其他参数测试数据)的获取需要分别在两个结构上进行，由于工艺的波动影响，即便器件尺寸完全相同也难以保证直流测试结构与其他参数的测试结构下的器件在性能上完全一致。此外两种测试结构的连接方式及寄生因素都会不同，去除寄生因素的方法也不同，这就更加难以保证获取数据的同一性。作为半导体器件建模的基础，当所获取的不同参数的测试数据所表征的半导体器件的性能不一致时，将会给模型的提取带来较大困难。
与之相比，采取后一种方式看起来就尤为必要，至少在硬件上保证了不同参数测试结构的同一性，因此所获得的直流测试数据和其他参数所表征的半导体对象在理想状态下是一致的。但实际上，任何参数的测试结构本身都不可避免会带来寄生，因此会配套设计针对该参数的去寄生措施；然而当我们转用这样的测试结构来获取直流测试数据时，却难以适用针对该参数的去寄生措施，这就导致了尽管直流测试数据和其他参数由相同测试结构获得，但所表征的半导体器件依然不一致，同样会给模型的提取带来较大困难。
发明内容
为了解决该问题，本发明通过提取非直流参数测试结构在直流偏置条件下的寄生元素，来对半导体器件的直流测试数据加以校正，以实现对半导体器件测试和建模的优化。
本发明提供了一种半导体器件的测试优化方法，基于测试特定非直流参数的测试结构执行以下步骤：
构建所述测试结构的辅助结构并进行所述非直流参数的测试，基于所述辅助结构的寄生网络模型和测试结果来计算所述测试结构的并联寄生电阻和串联寄生电阻；
对所述并联寄生电阻和所述串联寄生电阻进行线性拟合，获得零频拟合值作为所述测试结构的直流寄生电阻，并构建所述测试结构的直流等效子电路模型；
对所述测试结构进行直流测试获得直流测试数据，并基于所述直流等效子电路模型来校正所述直流测试数据。
基于本发明所提供的半导体器件的测试优化方法，本发明还提供了相应的半导体器件的测试优化系统，基于测试特定非直流参数的测试结构，包括：
辅助结构测试模块，用于对所构建的所述测试结构的辅助结构进行所述非直流参数的测试，基于所述辅助结构，基于所述辅助结构的寄生网络模型和测试结果来计算所述测试结构的并联寄生电阻和串联寄生电阻；
直流等效子电路构建模块，用于对所述并联寄生电阻和所述串联寄生电阻进行线性拟合，获得零频拟合值作为所述测试结构的直流寄生电阻，并构建所述测试结构的直流等效子电路模型；
直流测试模块，用于对所述测试结构进行直流测试获得直流测试数据，并基于所述直流等效子电路模型来校正所述直流测试数据。
本发明还提供了半导体器件的建模优化方法，包括：
对于测试特定非直流参数的测试结构，执行如上所述的半导体器件的测试优化方法获得建模数据；
进行建模；
其中，所述建模数据至少包括直流测试数据和所述测试结构测试所述非直流参数的测试数据。
本发明还提供了半导体器件的建模优化系统，包括：
建模数据获取单元，用于对于测试特定非直流参数的测试结构，从如上所述的半导体器件的测试优化系统获得建模数据；
建模单元，用于进行建模；
其中，所述建模数据至少包括直流测试数据和所述测试结构测试所述非直流参数的测试数据。
通过本发明的技术方案，直接借助非直流参数的测试结构，并消除该测试结构的寄生元素对直流测试数据的影响，使得直流测试数据和相应参数测试数据所表征的半导体器件趋向一致，从而对半导体器件特性的评估更为准确，也为建模提供了可靠的数据。
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
以下结合附图，详细说明本发明的优点和特征。
附图说明
图1示出了半导体器件的测试优化方法的基本流程图。
图2例示了DUT一个测试结构的示意图。
图3例示了DUT测试结构的寄生网络模型。
图4例示了测试结构的open辅助结构。
图5例示了测试结构的short辅助结构。
图6例示了图4所示open辅助结构的寄生网络模型。
图7例示了图5所示short辅助结构的寄生网络模型。
图8例示了测试结构的一个直流等效子电路模型。
图9a示出了校正前后的IdVd数据。
图9b示出了5条IdVd曲线校正前后对应的栅压偏置Vgs。
图10a示出了校正前后的IdVg数据。
图10b示出了5条IdVg曲线校正前后对应的漏压偏置Vds。
图11a示出了NMOS器件在不同的直流偏置条件下，S参数中S22分量的曲线示意图。
图11b示出了对于S参数直流偏置条件的校正示意图。
图12示出了半导体器件的测试优化系统和建模优化系统。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的结构或过程。显然，本发明的施行并不限定于本领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在本发明中，公开了半导体器件的测试优化方案和建模优化方案。本领域技术人员可以理解，本发明的适用对象为存在背景技术所指出问题的高频半导体器件，例如射频(RF)器件、微波器件等。以及，目前以及可预见的相当时期内，半导体器件的主要工艺应为MOS工艺，但并不意味着本发明的技术方案仅仅适用于MOS半导体器件，而是适用于其他工艺的等同替代。
本发明提供了一种半导体器件的测试优化方法，基于测试半导体器件特定非直流参数的测试结构，直接对其进行直流测试并加以优化，其基本流程图如图1所示。
本领域技术人员可以理解，这里所说的特定非直流参数，是指由技术人员根据实际情况所指定或选定的、不同于直流测试数据的但同为半导体器件建模所需的参数，例如散射参数(S参数)。
S参数的选择符合本发明的要求，具体而言：
S参数表征半导体器件的高频性能。目前的S参数测试结构本身会带来很大的寄生，使对半导体器件进行测试所直接获取的S参数无法准确表征该器件的性能。因此，技术人员会进一步设计去嵌结构来定义半导体器件的去嵌平面，即定义本征器件与寄生元素，通过去除S参数测试结构在高频工作状态下带来的寄生元素，从而得到准确的S参数数据。
同时我们注意到，在S参数测试结构直流状态下引入的寄生电阻问题同样不可忽略。尤其对于叉指数较大、漏级电流较大的半导体器件，其引入的寄生电阻对该器件的跨导、源漏电阻的评估等都会造成影响。同时，鉴于S参数测试结构本身的连接线设计较为自由，在设计没有做到最优化的情况下将会进一步加大寄生电阻的影响。
然而，现有技术仅注意到了高频状态下寄生元素的影响，并通过去嵌平面来消除寄生影响的处理，而在半导体器件直流特性的测试过程中却并未将寄生元素的影响纳入考量，这就导致直流测试数据所表征的器件性能与本征器件实际性能的不一致。因此，当直接采用S参数测试结构施加直流偏置条件时，必然存在背景技术所述的问题。
进一步的，选择S参数测试结构是本发明的较佳选择，因为S参数是建立在入射波、反射波关系基础上的网络参数，便于寄生网络模型的建立。
图2示出了半导体器件作为待测器件(DUT)，在GSGpad(Ground－Signal－Ground焊盘)中的示意图，该GSGpad可作为S参数测试结构。
如背景技术部分所描述的，半导体器件的参数测试过程中，其测试结构会引入寄生元素并存在针对性的去寄生措施。本发明基于现有的去寄生并构建辅助结构，关注串联寄生因素和并联寄生因素，从而为获取与直流特性相关的寄生电阻准备好基础数据。
图3示出了如图2所示的DUT测试结构本身的寄生网络模型。其中为测试结构所引入的并联寄生元素，Zl1、Zl2、Zl3为测试结构所引入的串联寄生元素，中间为本征器件。
以下结合附图对本发明的实施例做详细描述。
首先，构建所选定测试结构的辅助结构并进行选定的非直流参数的测试，基于辅助结构的寄生网络模型和测试结果来计算测试结构的并联寄生电阻和串联寄生电阻，以步骤S1标识。
具体而言，为了实现并联寄生电阻和串联寄生电阻的计算，我们需要先构建该测试结构的辅助结构。
作为一个较佳实施例，我们可以构建该辅助结构为open(开路)辅助结构和short(短路)辅助结构。仍以GSGpad下的DUT为例，则DUT的open辅助结构如图4所示，short辅助结构如图5所示。
则基于上述open辅助结构和short辅助结构，计算测试结构的并联寄生电阻和串联寄生电阻的步骤包括：
对该open辅助结构进行一组非直流参数的测试，基于open辅助结构的寄生网络模型和测试结果来计算并联寄生电阻；以及
对该short辅助结构进行一组非直流参数的测试，基于short辅助结构的寄生网络模型和测试结果计算串联寄生电阻。
应当了解，open-short辅助结构只是本实施例所选取制作的辅助结构示例，本领域技术人员完全可以根据需要制作测试结构的其他辅助结构来进行该测试结构的并联寄生电阻和串联寄生电阻的计算，例如可以构建直通-反射-传输线(TRL)辅助结构、开路-直通(open-thru)辅助结构、直通-短路(thru-short)辅助结构、开路-短路-直通-左电阻-右电阻(open-short-through-left-right)辅助结构等。
作为一个具体实施例，图6示出了图4所示open辅助结构的寄生网络模型，为三元素的pi型网络，则计算并联寄生电阻的步骤为：对该open辅助结构进行相应非直流参数的测试，基于测试结果计算该pi网络中每一个元素的导纳，并取每个元素导纳的实部的倒数作为并联寄生电阻。
作为一个具体实施例，图7示出了图5所示short辅助结构的寄生网络模型，为三元素的pi型网络和三元素的T型网络之并联，则计算串联寄生电阻的步骤为：对该short辅助结构进行相应非直流参数的测试，基于测试结果计算该T型网络中每一个元素的阻抗，并取每个元素阻抗的实部作为串联寄生电阻；其中pi型网络由open辅助结构下的寄生网络模型确定。
在上述以S1标识的步骤确定了并联、串联寄生电阻之后，我们进入下一步骤的处理，即对并联寄生电阻和串联寄生电阻进行线性拟合，获得零频拟合值作为测试结构的直流寄生电阻，并构建该测试结构的直流等效子电路模型，以S2标识。
本领域技术人员应当理解，在步骤S1的处理过程中，由于是对非直流参数进行的两组测试，因此输入、输出均为频率相关的数据。进一步如我们所发现的，图6和图7的寄生网络模型是一种简化的理想型，实践中的情况要复杂的多。事实上，步骤S1所求解的串联、并联寄生电阻也均是随频率变化的量，而非一个常数，并不符合直流寄生电阻的要求，因此，我们通过进行线性拟合，获得零频拟合值作为测试结构的直流寄生电阻来解决这一问题。作为一个优选实施例，可以取低频段的串并联寄生电阻数据进行线性拟合，将外推至0hz求取的电阻作为直流工作状态下的串联和并联寄生电阻。
接下来，我们需要构建测试结构的直流等效子电路模型。作为一个优选实施例，可以将DUT拟态为场效应管，串联寄生电阻包括R1、R2、R3，并联寄生电阻包括R4、R5、R6；则场效应管的栅、漏、源极分别串联R1、R2、R3；场效应管的栅漏极之间、栅源极之间、源漏极之间分别并联R4、R5、R6，如图8所示。
接下来，如S3所标识的，对该测试结构进行直流测试获得直流测试数据，并基于该直流等效子电路模型来校正直流测试数据。
其中，本步骤对测试结构所进行的直流测试可以通过直接施加直流偏置实现。
其中，直流测试数据例如半导体器件的IV曲线。
有必要说明的是，虽然标识为S3，但不意味着此步骤全部发生在步骤S1/S2之后，例如对测试结构进行直流测试获得直流测试数据的步骤，可以在步骤S1中对辅助结构的测试之前或之后进行，不影响本发明技术方案的实施和技术效果的实现。
以及，本领域技术人员应当理解，本发明的着眼点主要在于对直流测试数据的优化，并不影响测试结构按其设计原意所进行的相应非直流参数的测试，也不影响其他测试结构的正常测试。也就是说，本发明中所采用的、进行直流测试的测试结构仍然会进行相应非直流参数的测试，而其他测试结构也仍然会进行各自的测试。则步骤S3中对测试结构进行直流测试获得直流测试数据的步骤可在各非直流参数的测试之前或之后进行，不影响本发明技术方案的实施和技术效果的实现。
作为一个较佳实施例，由于测试结构在进行相应非直流参数测试的过程中，可能会包括在施加直流偏置条件下进行的测试，这样所获得的非直流参数的测试数据就会与半导体器件的直流性能发生关联，并且存在误差，因此若实现对其修正将获得更佳的技术效果。本优选实施例即可实现对选定测试结构的直流偏置条件的优化，包括基于直流等效子电路模型来校正对该测试结构测试相应非直流参数时所施加的直流偏置条件。
其中，此处的直流偏置条件是与所获得的S参数对应的直流偏置条件，其中S参数为去嵌后S参数，具体去嵌方法不在本发明讨论范围之内。
以上对本发明所提供的半导体器件的测试优化方法进行了说明。本领域技术人员可以理解，本发明直接借助非直流参数的测试结构进行直流数据测试，且无需增加新的结构来去除测试结构的寄生影响，并实现对半导体器件直流特性的校正，使得直流测试数据和相应参数测试数据所表征的半导体器件趋向一致，从而对半导体器件特性的评估更为准确，也为半导体器件建模提供了可靠的数据。
为了帮助本领域技术人员更为清楚的理解本发明的技术方案，以下将以具体实施例和具体的运算处理进行进一步说明。在本实施例中，以一颗NMOS器件作为DUT，其宽度W＝5um，长度l＝0.04um，叉指数NF＝16。
(1)选择测试结构类型。在本实施例中，采用优选的S参数测试结构。半导体器件通过测试S参数，并借助去嵌入来获取本征器件的相关性能，在这一过程中可以区分本征器件部分和器件的寄生部分。本发明借助这一测试结构，采取以下操作来获取本征器件的直流性能，即去除S参数测试结构所带来的寄生元素的影响。
(2)选择具体测试结构。在本实施例中，采用GSGpad结构作为S参数测试的具体实现结构。这种情况下，NMOS器件的source(源)、bulk(衬底)短接至ground pad，gate(栅)、drain(漏)分别连接至GSGpad的两个Signal pad。
当测试结构确定后，我们能够获得测试结构的寄生网络模型，即可以抽取测试结构引入的寄生因素。在S参数测试结构情况下，就是构建去嵌平面。本实施例中，选择gate、drain两端口的去嵌平面为M3(CMOS工艺中第三层金属)，source、bulk端的去嵌平面为M1(CMOS工艺中第一层金属连线)，该去嵌平面所定义了本征器件的范围。当然，具体选择哪一层金属连线是技术人员根据自己对本征器件的定义而灵活确定的，这里选择M1、M3仅作为一个实际实例加以说明，技术人员完全可以根据需要而采取其他选择。在表达上，本示例的寄生网络模型可以沿用图3的示意，即
为测试结构所引入的并联寄生元素，Zl1、Zl2、Zl3为测试结构所引入的串联寄生元素，中间为本征器件。
(3)构建open、short辅助结构，并分别对上述open、short辅助结构进行S参数测试。
在GSGpad测试结构下，open辅助结构是在DUT结构基础上，去除待测器件形成：首先选择去嵌平面，比如在DUT结构中确定去嵌平面的位置，将去嵌平面以内的器件结构去除，构成open辅助结构。在open辅助结构基础上，将gate、drain、source、bulk端使用金属线短接形成short辅助结构。
(4)将open辅助结构测试的S参数转化为Y参数(导纳参数)，使用如图6所示的寄生网络模型，基于Y参数可求得并联寄生因素Yp3,Yp1,Yp2的导纳值：
Yp3＝-Y12
Yp1＝Y11+Y12
Yp2＝Y22+Y12
接下来，分别求取Yp3,Yp1,Yp2的实部，并取倒数，作为GSGpad的并联寄生电阻，即：
Rp3＝1/real(Yp3)
Rp1＝1/real(Yp1)
Rp2＝1/real(Yp2)
(5)将short辅助结构测试的S参数转化为Y参数，使用如图7所示的寄生网络模型，由Yp3,Yp1,Yp2构成的pi型网络和由Zl1,Zl2,Zl3构成的T型网络并联，所以有T型网络的Y参数为：
YT＝Yshort-Ypi＝Yshort-Yopen
将T型网络的Y参数转化为Z参数(阻抗参数)，求解Zl1,Zl2,Zl3可得：
ZL1＝ZT11-ZT12
ZL2＝ZT12
ZL3＝ZT22-ZT12
分别求取Zl1,Zl2,Zl3的实部，作为GSGpad的串联寄生电阻，即：
Rl1＝real(Zl1)
Rl2＝real(Zl2)
Rl3＝real(Zl3)
(6)构建测试结构的直流等效子电路模型，沿用图8所示，即在本征器件基础上栅极串联寄生电阻R1，漏极串联寄生电阻R2，源极串联寄生电阻R3，以及栅漏极之间并联寄生电阻R4，栅源极之间并联寄生电阻R5，源漏极之间并联寄生电阻R6。
其中，本实施例采用将低频段电阻做线性拟合外推至零频点的办法，确定上述阻值。具体地，S参数的测试最低频率为50Mhz，因此可以选取50Mhz～2GHz之间，以一定间距分别计算对应的电阻点，然后做频率的线性拟合，读取拟合后对应0hz的点作为直流寄生电阻：图7中R1的值取Rl1的零频拟合值，R2取Rl2的零频拟合值，R3取Rl3的零频拟合值，R4取Rp3的零频拟合值，R5取Rp1的零频拟合值，R6取Rp2的零频拟合值。
(7)对NMOS的S参数测试结构，即GSGpad，施加一组直流偏置条件进行直流测试，获得直流测试数据例如半导体器件的IV曲线。
有必要说明的是，本部分(7)的处理，与(3)的处理步骤不存在次序要求，即(7)可以在(3)之前或之后进行；以及，本部分(7)的处理，同样可以在对于DUT进行S参数测试和其他非直流参数测试的之前、之后进行。
(8)基于直流等效子电路模型，求解节点电压电流方程，校正直流测试数据。
其中Vds,Vgs为施加在测试结构上的，半导体器件漏极和栅极相对于源极的电压，Vds',Vgs'为经过校正后实际施加在半导体器件漏极和栅极相对于源极的电压，Ids'为经过校准后的漏极电流。
根据上述计算结果，半导体器件的IV特性曲线得到修正，在本实施例中为IdVd曲线和IdVg曲线。
图9a示出了校正前后的IdVd数据，其实线部分为未校正前所测试的IdVd数据，符号部分为校正后数据，可以看出由于寄生电阻影响IV特性已发生偏移。图9b示出了5条IdVd曲线对应的栅压偏置Vgs，对于每条曲线，未校正前为我们设定的常数如实线所示，校正后随Vds增大而逐步偏离设定值如符号部分所示。
图10a示出了校正前后的IdVg数据，其实线部分为未校正前测试IdVg数据，符号部分为校正后数据，可以看出由于寄生电阻影响IV特性已发生偏移。图10b示出了5条IdVg曲线对应的漏压偏置Vds，对于每条曲线，未校正前为我们设定的常数如实线所示，校正后随Vgs增大逐步偏离设定值如符号部分所示。
(9)在对测试结构进行S参数测试过程中施加另一组直流偏置条件。
例如，漏源电压Vds扫描0.05～1.1V的5个点，步长为0.2625V，同时Vgs也扫描0.05～1.1V的5个点，步长为0.2625V，这样可获得25组直流偏置条件下的器件S参数。可以看出，此处直流偏置条件的施加是为了进行S参数的相关测试而非进行直流测试，因此其采样数目要远低于如图9a和图10a所示的情况。
但基于与直流测试数据校正同样的计算方式，可以对其直流偏置条件进行校正。
如图11a所示，为S参数S22分量在上述25组偏置条件下得到的25条曲线，每条曲线都对应一组施加的直流偏置电压信息，
图11b则示出了对于直流偏置条件的校正，反映了校正前后每条曲线对应的直流偏置电压的差异。具体的，其圆圈为我们设定的器件S参数的25组偏置条件，星号为校正后的器件S参数对应的实际偏置条件，可以看出随偏置电压的增大，误差变大。
与以上所描述的半导体器件的测试优化方法相应，本发明还提供了半导体器件的测试优化系统01，其基于测试特定非直流参数的测试结构，如图12所示，包括直流测试/优化单元11。
其中，该直流测试/优化单元11包括：
辅助结构测试模块111，用于对所构建的测试结构的辅助结构进行该非直流参数的测试，并基于辅助结构的寄生网络模型和测试结果来计算测试结构02的并联寄生电阻和串联寄生电阻；
直流等效子电路构建模块112，用于对并联寄生电阻和串联寄生电阻进行线性拟合，获得零频拟合值作为测试结构的直流寄生电阻，并构建测试结构的直流等效子电路模型；
直流测试模块113，用于对测试结构进行直流测试获得直流测试数据，并基于直流等效子电路模型来校正直流测试数据。
作为优选实施例，该系统01还包括特定非直流参数测试/优化单元12，其具体包括主导进行相应非直流参数测试的特定非直流参数测试模块121，以及直流偏置条件校正模块122。该直流偏置条件校正模块122用于基于112提供的直流等效子电路模型，实现对测试结构测试该非直流参数时所施加的直流偏置条件的校正。
此外，本领域技术人员可以理解，本系统01当然可以包括其他非直流参数测试单元13.
由于已经在前述对半导体器件的测试优化方法部分进行了详细的阐述，其处理方法同样适用于本系统01的各相应模块，因此在本部分不再赘述。
基于前述所提供的半导体器件的测试优化方案，本发明还提供了半导体器件的建模优化方案。
该半导体器件的建模优化方法包括：对于特定非直流参数的测试结构，执行本发明所提供的半导体器件的测试优化方法获得建模数据；以及进行建模。
其中，建模数据至少包括直流测试数据和相应非直流参数的测试数据，当然还可以包括其他非直流参数的测试数据。此外，直流测试和该非直流参数测试的进行不分先后，即直流测试可以发生在该非直流参数的测试之前、之后。当然，与其他非直流参数的测试同样不分先后。
该半导体器件的建模优化系统如图12所示，包括：建模数据获取单元02，用于对于测试特定非直流参数的测试结构，从本发明所提供的半导体器件的测试优化系统01获得建模数据；以及，建模单元03，用于进行建模。
其中，建模数据同样至少包括直流测试数据和测试结构测试相应非直流参数的测试数据
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的测试优化方法，其特征在于，基于测试特定非直流参数的测试结构，执行以下步骤：
构建所述测试结构的辅助结构并进行所述非直流参数的测试，基于所述辅助结构的寄生网络模型和测试结果来计算所述测试结构的并联寄生电阻和串联寄生电阻；
对所述并联寄生电阻和所述串联寄生电阻进行线性拟合，获得零频拟合值作为所述测试结构的直流寄生电阻，并构建所述测试结构的直流等效子电路模型；
对所述测试结构进行直流测试获得直流测试数据，并基于所述直流等效子电路模型来校正所述直流测试数据。
2.根据权利要求1所述的方法，其特征在于，还包括基于所述直流等效子电路模型来校正对所述测试结构测试所述非直流参数时所施加的直流偏置条件。
3.根据权利要求1所述的方法，其特征在于，所述辅助结构包括open辅助结构和short辅助结构；
则所述计算所述测试结构的并联寄生电阻和串联寄生电阻的步骤包括：
对所述open辅助结构进行所述非直流参数的测试，基于所述open辅助结构的寄生网络模型和测试结果来计算所述并联寄生电阻；
对所述short辅助结构进行所述非直流参数的测试，基于所述short辅助结构的寄生网络模型和测试结果来计算所述串联寄生电阻。
4.根据权利要求3所述的方法，其特征在于，所述open辅助结构的寄生网络模型为三元素的pi型网络，则计算所述并联寄生电阻的步骤包括：对所述open辅助结构进行所述非直流参数的测试，基于测试结果计算所述pi型网络中每一个元素的导纳，并取每个元素导纳的实部的倒数作为所述并联寄生电阻。
5.根据权利要求3所述的方法，其特征在于，所述short辅助结构的寄生网络模型为三元素的pi型网络和三元素的T型网络之并联，则计算所述串联寄生电阻的步骤包括：对所述short辅助结构进行所述非直流参数的测试，基于测试结果计算所述T型网络中每一个元素的阻抗，并取每个元素阻抗的实部作为所述串联寄生电阻；其中所述pi型网络由所述open辅助结构的寄生网络模型确定。
6.根据权利要求1所述的方法，其特征在于，所述构建所述测试结构的直流等效子电路模型包括：将所述半导体器件拟态为场效应管，串联寄生电阻包括R1、R2、R3，并联寄生电阻包括R4、R5、R6；所述场效应管的栅、漏、源极分别串联R1、R2、R3；所述场效应管的栅漏极之间、栅源极之间、源漏极之间分别并联R4、R5、R6。
7.根据权利要求1-6任一所述的方法，其特征在于，所述非直流参数为S参数。
8.一种半导体器件的测试优化系统，其特征在于，基于测试特定非直流参数的测试结构，包括：
辅助结构测试模块，用于对所构建的所述测试结构的辅助结构进行所述非直流参数的测试，基于所述辅助结构的寄生网络模型和测试结果来计算所述测试结构的并联寄生电阻和串联寄生电阻；
直流等效子电路构建模块，用于对所述并联寄生电阻和所述串联寄生电阻进行线性拟合，获得零频拟合值作为所述测试结构的直流寄生电阻，并构建所述测试结构的直流等效子电路模型；
直流测试模块，用于对所述测试结构进行直流测试获得直流测试数据，并基于所述直流等效子电路模型来校正所述直流测试数据。
9.一种半导体器件的建模优化方法，其特征在于，包括：
对于测试特定非直流参数的测试结构，执行如权利要求1-7任一所述的方法获得建模数据；
进行建模；
其中，所述建模数据至少包括直流测试数据和所述测试结构测试所述非直流参数的测试数据。
10.一种半导体器件的建模优化系统，其特征在于，包括：
建模数据获取单元，用于对于测试特定非直流参数的测试结构，从如权利要求8所述的半导体器件的测试优化系统获得建模数据；
建模单元，用于进行建模；
其中，所述建模数据至少包括直流测试数据和所述测试结构测试所述非直流参数的测试数据。
CN201610835616.XA 2016-09-20 2016-09-20 半导体器件的测试优化方法和系统及建模优化方法和系统 Active CN106503293B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610835616.XA CN106503293B (zh) 2016-09-20 2016-09-20 半导体器件的测试优化方法和系统及建模优化方法和系统
PCT/CN2017/087282 WO2018054096A1 (zh) 2016-09-20 2017-06-06 半导体器件的测试优化方法和系统及建模优化方法和系统
US16/311,163 US20190179991A1 (en) 2016-09-20 2017-06-06 Method and system for testing optimization and molding optimization of semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610835616.XA CN106503293B (zh) 2016-09-20 2016-09-20 半导体器件的测试优化方法和系统及建模优化方法和系统

Publications (2)

Publication Number Publication Date
CN106503293A true CN106503293A (zh) 2017-03-15
CN106503293B CN106503293B (zh) 2018-11-09

Family

ID=58290566

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610835616.XA Active CN106503293B (zh) 2016-09-20 2016-09-20 半导体器件的测试优化方法和系统及建模优化方法和系统

Country Status (3)

Country Link
US (1) US20190179991A1 (zh)
CN (1) CN106503293B (zh)
WO (1) WO2018054096A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018054096A1 (zh) * 2016-09-20 2018-03-29 上海集成电路研发中心有限公司 半导体器件的测试优化方法和系统及建模优化方法和系统
CN108920802A (zh) * 2018-06-25 2018-11-30 Oppo广东移动通信有限公司 电子元件等效直流电阻仿真方法、装置及设备
CN112651203A (zh) * 2020-12-25 2021-04-13 南京华大九天科技有限公司 参数优化方法及装置、服务器和存储介质

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111737937B (zh) * 2020-07-16 2023-06-23 杰华特微电子股份有限公司 半导体器件建模方法
CN112098791B (zh) * 2020-08-14 2023-03-21 中国电子科技集团公司第十三研究所 在片校准件模型及在片校准件模型中参数确定的方法
CN115618785B (zh) * 2022-12-16 2023-03-21 电子科技大学 一种基于调和平均函数的氮化镓晶体管物理基大信号模型

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6587994B1 (en) * 1999-03-09 2003-07-01 Fujitsu Limited Hot-carrier degradation simulation of a semiconductor device
CN105429271A (zh) * 2015-12-25 2016-03-23 青岛朝阳华泰管理咨询服务有限公司 发电站
CN105426570A (zh) * 2015-10-28 2016-03-23 西安电子科技大学 基于有源补偿子电路的GaN HEMT大信号模型改进方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105428271B (zh) * 2015-12-22 2018-05-29 上海集成电路研发中心有限公司 射频mos器件的建模方法及测试结构
CN105844059B (zh) * 2016-04-19 2019-03-12 成都海威华芯科技有限公司 一种微波大功率晶体管建模方法
CN106503293B (zh) * 2016-09-20 2018-11-09 上海集成电路研发中心有限公司 半导体器件的测试优化方法和系统及建模优化方法和系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6587994B1 (en) * 1999-03-09 2003-07-01 Fujitsu Limited Hot-carrier degradation simulation of a semiconductor device
CN105426570A (zh) * 2015-10-28 2016-03-23 西安电子科技大学 基于有源补偿子电路的GaN HEMT大信号模型改进方法
CN105429271A (zh) * 2015-12-25 2016-03-23 青岛朝阳华泰管理咨询服务有限公司 发电站

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018054096A1 (zh) * 2016-09-20 2018-03-29 上海集成电路研发中心有限公司 半导体器件的测试优化方法和系统及建模优化方法和系统
CN108920802A (zh) * 2018-06-25 2018-11-30 Oppo广东移动通信有限公司 电子元件等效直流电阻仿真方法、装置及设备
CN112651203A (zh) * 2020-12-25 2021-04-13 南京华大九天科技有限公司 参数优化方法及装置、服务器和存储介质
CN112651203B (zh) * 2020-12-25 2024-03-22 南京华大九天科技有限公司 参数优化方法及装置、服务器和存储介质

Also Published As

Publication number Publication date
CN106503293B (zh) 2018-11-09
WO2018054096A1 (zh) 2018-03-29
US20190179991A1 (en) 2019-06-13

Similar Documents

Publication Publication Date Title
CN106503293A (zh) 半导体器件的测试优化方法和系统及建模优化方法和系统
CN106529102B (zh) AlGaN/GaN HEMT小信号模型及其参数的提取方法
CN101169800B (zh) Mos晶体管射频电路仿真宏模型的参数提取方法
CN106202835A (zh) 包含沟道高级寄生元件的场效应晶体管小信号等效电路模型
CN106372357A (zh) 一种GaN HEMT非线性噪声模型建立方法
Srimani et al. A statistical approach of analog circuit fault detection utilizing kolmogorov–smirnov test method
US20100273429A1 (en) Method and arrangement for determining non-linear behavior
KR100859475B1 (ko) 파라미터의 직접 추출법으로 가변 커패시터를 모델링하는방법
US10520543B2 (en) Test structure and method for judging de-embedding accuracy of RF devices by using an introduced device
CN101251575A (zh) 一种基于伪随机信号激励的开关电流电路测试装置及方法
CN106951586B (zh) 一种考虑温度效应的射频mos器件的建模方法
CN107918708A (zh) 一种GaN HEMT器件寄生参数的提取方法
Negre et al. Advanced 45nm MOSFET small-signal equivalent circuit aging under DC and RF hot carrier stress
CN109683078B (zh) 肖特基二极管测试方法及装置
Goto et al. New on-chip de-embedding for accurate evaluation of symmetric devices
Zjajo et al. Evaluation of signature-based testing of RF/analog circuits
Erickson et al. De-embedding techniques for transmission lines: An exploration, review, and proposal
CN105653805A (zh) 校正后道寄生互连线模型的方法
CN106021670A (zh) 一种毫米波fet的建模方法
Zeidan et al. Phase-aware multitone digital signal based test for RF receivers
CN110658436A (zh) 一种在射频应力下mos晶体管性能退化的表征方法
WO2023029326A1 (zh) 用于射频mos器件建模的测试系统和建模方法
CN114002572B (zh) 一种用于测试功率器件的共源电感的测试电路及测试方法
Guo et al. The impact of layout dependent intrinsic parasitic RLC on high frequency performance in 3T and 4T multi-finger nMOSFETs
DE102018200013B3 (de) Verfahren und Messanordnung zur Ermittlung einer Impedanz in Abhängigkeit einer Gleichspannung

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant