CN106486079A - 阵列基板栅极驱动电路 - Google Patents

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Abstract

本发明提供一种阵列基板栅极驱动电路，包括多级驱动单元，每一级驱动单元包括：或非门信号处理模块、锁存模块、与非门信号处理模块、缓冲模块；或非门信号处理模块根据接收的上一级驱动单元的级传信号和下一级驱动单元的级传信号输出本级的第一控制信号和本级的第二控制信号；锁存模块根据接收的上一级驱动单元的锁存模块输出的电平信号、本级的第一控制信号和本级的第二控制信号输出本级的电平信号；与非门信号处理模块根据接收时钟信号和本级的电平信号输出本级的处理信号；缓冲模块对本级的处理信号进行反相，以输出本级的栅极驱动信号和本级的级传信号。本发明提供的阵列基板栅极驱动电路具有较强的抗干扰能力，且能够有效降低功耗。

Description

阵列基板栅极驱动电路
技术领域
本发明总体说来涉及液晶显示器驱动电路的技术领域，更具体地讲，涉及一种阵列基板栅极驱动电路。
背景技术
阵列基板栅极驱动(Gate Driver On Array，GOA)技术，是一种利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极扫描驱动电路制作在阵列基板上，以实现逐行扫描的驱动方式的技术。液晶显示器中的每一行薄膜晶体管的栅极电压可以通过GOA电路提供。
目前，低温多晶硅技术(LTPS)中普遍采用CMOS GOA电路。现有的CMOS GOA电路通常由时钟信号和级传信号进行控制，然而，当级传信号受到外界条件的干扰时，其传输的波形会发生非正常扰动，进而影响下一级电路的正常驱动，最后造成显示异常；此外，在电路的非作用期间，时钟信号控制的器件仍在工作，从而造成额外的功耗损失。
发明内容
本发明的目的在于提供一种阵列基板栅极驱动电路，能够有效降低功耗，且抗干扰能力较强。
为实现上述发明目的，本发明提供一种阵列基板栅极驱动电路，包括多级驱动单元，每一级驱动单元包括：或非门信号处理模块，用于接收上一级驱动单元的级传信号和下一级驱动单元的级传信号，并根据接收的上一级驱动单元的级传信号和下一级驱动单元的级传信号输出本级的第一控制信号和与第一控制信号反相的本级的第二控制信号；锁存模块，用于接收上一级驱动单元的锁存模块输出的电平信号、本级的第一控制信号和本级的第二控制信号，并根据接收的上一级驱动单元的锁存模块输出的电平信号、本级的第一控制信号和本级的第二控制信号输出本级的电平信号；与非门信号处理模块，用于接收时钟信号和本级的电平信号，并根据接收时钟信号和本级的电平信号输出本级的处理信号；缓冲模块，用于接收本级的处理信号并对本级的处理信号进行反相，以输出本级的栅极驱动信号和本级的级传信号。
第一级驱动单元中的或非门信号处理模块接收的上一级驱动单元的级传信号为预设的第一启动信号；最后一级驱动单元中的或非门信号处理模块接收的下一级驱动单元的级传信号为预设的第二启动信号。
当或非门信号处理模块接收的上一级驱动单元的级传信号和下一级驱动单元的级传信号均为低电平时，或非门信号处理模块输出高电平的本级的第一控制信号和低电平的本级的第二控制信号；当或非门信号处理模块接收的上一级驱动单元的级传信号为低电平、下一级驱动单元的级传信号为高电平，或者上一级驱动单元的级传信号为高电平、下一级驱动单元的级传信号为低电平时，或非门信号处理模块输出低电平的本级的第一控制信号和高电平的本级的第二控制信号。
或非门信号处理模块包括或非门和第一反相器，或非门的一个输入端接收上一级驱动单元的级传信号，或非门的另一输入端接收下一级驱动单元的级传信号，或非门的输出端将本级的第一控制信号输出到锁存模块；第一反相器对本级的第一控制信号进行反相得到本级的第二控制信号，并将本级的第二控制信号输出到锁存模块。
当本级的第一控制信号为低电平、本级的第二控制信号为高电平时，锁存模块输出与接收的上一级驱动单元的锁存模块输出的电平信号电平相同的本级的电平信号；当本级的第一控制信号为高电平、本级的第二控制信号为低电平时，锁存模块锁存输出的本级的电平信号。
锁存模块包括第二反相器、第三反相器和第四反相器，其中，第二反相器和第三反相器由本级的第一控制信号和本级的第二控制信号控制，从而交替进行工作；第二反相器的输入端接收上一级驱动单元的锁存模块输出的电平信号，第二反相器的输出端连接到第三反相器的输出端和第四反相器的输入端，第三反相器的输入端和第四反相器的输出端连接后作为锁存模块的输出端。
当本级的第一控制信号为低电平、本级的第二控制信号为高电平时，第二反相器正常工作、第三反相器停止工作，从而上一级驱动单元的锁存模块输出的电平信号经第二反相器和第四反相器进行反相，得到锁存模块的输出端输出的本级的电平信号。
当本级的第一控制信号为高电平、本级的第二控制信号为低电平时，第二反相器停止工作、第三反相器正常工作，从而锁存本级的电平信号。
当与非门信号处理模块接收的本级的电平信号和时钟信号均为高电平时，与非门信号处理模块将低电平的本级的处理信号输出到缓冲模块；当与非门信号处理模块接收的本级的电平信号和时钟信号不均为高电平时，与非门信号处理模块将高电平的本级的处理信号输出到缓冲模块。
与非门信号处理模块包括与非门，与非门的一个输入端接收本级的电平信号，与非门的另一输入端接收时钟信号，与非门的输出端将本级的处理信号输出到缓冲模块。
当缓冲模块接收的本级的处理信号为高电平时，缓冲模块输出低电平的本级的栅极驱动信号和低电平的本级的级传信号；当缓冲模块接收的本级的处理信号为低电平时，缓冲模块输出高电平的本级的栅极驱动信号和高电平的本级的级传信号。
缓冲模块包括串联的N个第五反相器，第一个第五反相器的输入端接收本级的处理信号，第一个第五反相器的输出端输出本级的级传信号，第N个第五反相器的输出端输出本级的栅极驱动信号，其中，N为大于或等于3的奇数。
本发明提供一种阵列基板栅极驱动电路，能够有效降低功耗，且抗干扰能力较强。
附图说明
图1示出本发明实施例的阵列基板栅极驱动电路的第n级驱动单元的电路示意图；
图2示出图1的第n级驱动单元中的或非门信号处理模块的一个具体示例；
图3示出图1的第n级驱动单元的时序图。
具体实施方式
下面参照图1至图3描述根据本发明的实施例的阵列基板栅极驱动电路。
本发明的实施例中提出的阵列基板栅极驱动电路包括多级驱动单元，由于每一级的驱动单元的电路结构都相同，因此，以第n级(可简称为“本级”)驱动单元为例进行详细介绍，这里，n为正整数。
图1示出本发明实施例的阵列基板栅极驱动电路的第n级驱动单元的电路示意图。
参照图1，本发明的实施例中提出的阵列基板栅极驱动电路的第n级驱动单元包括：或非门信号处理模块100、锁存模块200、与非门信号处理模块300、缓冲模块400。
或非门信号处理模块100用于接收上一级驱动单元的级传信号G(n-1)和下一级驱动单元的级传信号G(n+1)，并根据接收的上一级驱动单元的级传信号G(n-1)和下一级驱动单元的级传信号G(n+1)输出本级的第一控制信号E(n)和与第一控制信号反相的本级的第二控制信号XE(n)。
换言之，第n级驱动单元(即，本级驱动单元)中的或非门信号处理模块100使用上一级驱动单元的级传信号G(n-1)和下一级驱动单元的级传信号G(n+1)作为输入启动信号，以输出本级的第一控制信号E(n)和本级的第二控制信号XE(n)。
应当理解，第一级驱动单元中的或非门信号处理模块100无法使用上一级驱动单元的级传信号，最后一级驱动单元中的或非门信号处理模块100无法使用下一级驱动单元的级传信号。在此情况下，第一级驱动单元中的或非门信号处理模块100接收的上一级驱动单元的级传信号G(n-1)为预设的第一启动信号；最后一级驱动单元中的或非门信号处理模块100接收的下一级驱动单元的级传信号G(n+1)为预设的第二启动信号。
这里，第一启动信号和第二启动信号可由集成电路IC(也可称为驱动芯片)的信号端输出，但本发明不限于此。
当或非门信号处理模块100接收的上一级驱动单元的级传信号G(n-1)和下一级驱动单元的级传信号G(n+1)均为低电平时，或非门信号处理模块100输出高电平的本级的第一控制信号E(n)和低电平的本级的第二控制信号XE(n)。当或非门信号处理模块接收的上一级驱动单元的级传信号为低电平、下一级驱动单元的级传信号为高电平，或者上一级驱动单元的级传信号为高电平、下一级驱动单元的级传信号为低电平时，或非门信号处理模块100输出低电平的本级的第一控制信号E(n)和高电平的本级的第二控制信号XE(n)。
具体地，或非门信号处理模块100包括或非门102和第一反相器104。或非门102的一个输入端接收上一级驱动单元的级传信号G(n-1)，或非门102的另一输入端接收下一级驱动单元的级传信号G(n+1)，或非门102的输出端将本级的第一控制信号E(n)输出到锁存模块200；第一反相器104对本级的第一控制信号E(n)进行反相得到本级的第二控制信号XE(n)，并将本级的第二控制信号XE(n)输出到锁存模块200。
在第一级驱动单元中，或非门102的一个输入端接收预设的第一启动信号，或非门102的另一输入端接收下一级驱动单元的级传信号G(n+1)，或非门102的输出端将本级的第一控制信号E(n)输出到锁存模块200。
在最后一级驱动单元中，或非门102的一个输入端接收上一级驱动单元的级传信号G(n-1)，或非门102的另一输入端接收预设的第二启动信号，或非门102的输出端将本级的第一控制信号E(n)输出到锁存模块200。
这里，或非门102对低电平的上一级驱动单元的级传信号G(n-1)和低电平的下一级驱动单元的级传信号G(n+1)进行或非运算后，将高电平的本级的第一控制信号E(n)输出到锁存模块200和第一反相器104的输入端；第一反相器104对高电平的本级的第一控制信号E(n)进行反相后，将低电平的本级的第二控制信号XE(n)输出到锁存模块200。
或非门102对电平相反的上一级驱动单元的级传信号G(n-1)和下一级驱动单元的级传信号G(n+1)(例如，上一级驱动单元的级传信号G(n-1)为低电平，下一级驱动单元的级传信号G(n+1)为高电平；上一级驱动单元的级传信号G(n-1)为高电平，下一级驱动单元的级传信号G(n+1)为低电平)进行或非运算后，将低电平的本级的第一控制信号E(n)输出到锁存模块200和第一反相器104的输入端；第一反相器104对低电平的本级的第一控制信号E(n)进行反相后，将高电平的本级的第二控制信号XE(n)输出到锁存模块200。
图2示出图1的第n级驱动单元中的或非门信号处理模块的一个具体示例。
参照图2，或非门信号处理模块100包括：第一反相器104、第一晶体管106、第二晶体管108、第三晶体管110和第四晶体管112。
这里，第一晶体管106的栅极和第三晶体管110的栅极均接收下一级驱动单元的级传信号G(n+1)，第二晶体管108的栅极和第四晶体管112的栅极均接收上一级驱动单元的级传信号G(n-1)，第一晶体管106的源极接收高电平信号VGH，第一晶体管106的漏极连接到第二晶体管108的源极，第三晶体管110的源极和第四晶体管112的源极均接收低电平信号VGL，第二晶体管108的漏极连接到第三晶体管110的漏极和第四晶体管112的漏极，从而输出本级的第一控制信号E(n)。第一反相器104的输入端连接到第二晶体管108的漏极、第三晶体管110的漏极和第四晶体管112的漏极，第一反相器104的输出端输出本级的第二控制信号XE(n)。
优选地，第一晶体管106和第二晶体管108可为P沟道增强型MOS管，第三晶体管110和第四晶体管112可为N沟道增强型MOS管。
锁存模块200用于接收上一级驱动单元的锁存模块输出的电平信号Q(n-1)、本级的第一控制信号E(n)和本级的第二控制信号XE(n)，并根据接收的上一级驱动单元的锁存模块输出的电平信号Q(n-1)、本级的第一控制信号E(n)和本级的第二控制信号XE(n)输出本级的电平信号Q(n)。
当本级的第一控制信号E(n)为低电平、本级的第二控制信号XE(n)为高电平时，锁存模块200输出与接收的上一级驱动单元的锁存模块输出的电平信号Q(n-1)电平相同的本级的电平信号Q(n)。当本级的第一控制信号E(n)为高电平、本级的第二控制信号XE(n)为低电平时，锁存模块200锁存输出的本级的电平信号Q(n)。
具体地，锁存模块200包括第二反相器202、第三反相器204和第四反相器206。第二反相器202的输入端接收上一级驱动单元的锁存模块输出的电平信号Q(n-1)，第二反相器202的输出端连接到第三反相器204的输出端和第四反相器206的输入端，第三反相器204的输入端和第四反相器的输出端206连接后作为锁存模块200的输出端。
这里，第二反相器202和第三反相器204由本级的第一控制信号E(n)和本级的第二控制信号XE(n)控制，从而交替进行工作。具体地，第二反相器202的第一控制端和第三反相器204的第一控制端均连接到本级的第一控制信号E(n)，第二反相器202的第二控制端和第三反相器204的第二控制端均连接到本级的第二控制信号XE(n)。
当本级的第一控制信号E(n)为低电平、本级的第二控制信号XE(n)为高电平时，第二反相器202正常工作、第三反相器204停止工作，从而上一级驱动单元的锁存模块输出的电平信号Q(n-1)经第二反相器202和第四反相器206进行反相，得到锁存模块200的输出端输出的本级的电平信号Q(n)。这里，本级的电平信号Q(n)与上一级驱动单元的锁存模块输出的电平信号Q(n-1)电平相同。
当本级的第一控制信号E(n)为高电平、本级的第二控制信号XE(n)为低电平时，第二反相器202停止工作、第三反相器204正常工作，从而锁存本级的电平信号Q(n)。换言之，上一级驱动单元的锁存模块输出的电平信号Q(n-1)不会传递到本级的锁存模块200中，从而无额外功耗，在此情况下，本级的电平信号Q(n)经第三反相器204和第四反相器206进行反相后电平保持不变，从而锁存模块200输出的本级的电平信号Q(n)是锁存得到的信号，电路正常工作，因此，当上一级驱动单元的锁存模块输出的电平信号Q(n-1)发生非正常扰动时，也不会影响本级的电平信号Q(n)的正常输出，有效提高了电路在非作用期间(即，锁存状态)的抗干扰能力。
与非门信号处理模块300用于接收时钟信号CK和本级的电平信号Q(n)，并根据接收时钟信号CK和本级的电平信号Q(n)输出本级的处理信号。
当与非门信号处理模块300接收的本级的电平信号Q(n)和时钟信号CK均为高电平时，与非门信号处理模块300将低电平的本级的处理信号输出到缓冲模块400；当与非门信号处理模块300接收的本级的电平信号Q(n)和时钟信号CK不均为高电平时，与非门信号处理模块300将高电平的本级的处理信号输出到缓冲模块400。
具体地，与非门信号处理模块300包括与非门302。与非门302的一个输入端接收本级的电平信号Q(n)，与非门302的另一输入端接收时钟信号CK，与非门302的输出端将本级的处理信号输出到缓冲模块400。
这里，与非门302对高电平的本级的电平信号Q(n)和高电平的时钟信号CK进行与非运算后，将低电平的本级的处理信号输出到缓冲模块400。
与非门302对不均为高电平的本级的电平信号Q(n)和时钟信号CK(例如，本级的电平信号Q(n)为低电平，时钟信号CK为高电平；本级的电平信号Q(n)为高电平，时钟信号CK为低电平；本级的电平信号Q(n)为低电平，时钟信号CK为低电平)进行与非运算后，将高电平的本级的处理信号输出到缓冲模块400。
缓冲模块400用于接收本级的处理信号并对本级的处理信号进行反相，以输出本级的栅极驱动信号Gate(n)和本级的级传信号G(n)。这里，本级的栅极驱动信号Gate(n)可用于驱动面板的显示区的像素单元，本级的级传信号G(n)可用于上一级驱动单元和下一级驱动单元中或非门信号处理模块100接收的信号。
当缓冲模块400接收的本级的处理信号为高电平时，缓冲模块400输出低电平的本级的栅极驱动信号Gate(n)和低电平的本级的级传信号G(n)。当缓冲模块400接收的本级的处理信号为低电平时，缓冲模块400输出高电平的本级的栅极驱动信号Gate(n)和高电平的本级的级传信号G(n)。
具体地，缓冲模块400包括串联的N个第五反相器402。第一个第五反相器402的输入端接收本级的处理信号，第一个第五反相器402的输出端输出本级的级传信号G(n)，第N个第五反相器402的输出端输出本级的栅极驱动信号Gate(n)。这里，N为大于或等于3的奇数，优选地，N等于3。
换言之，第一个第五反相器402的输入端连接到与非门处理模块300的输出端，第一个第五反相器402的输出端连接到第二个第五反相器402的输入端，依此连接，直至连接到最后一个第五反相器402的输入端，最后一个第五反相器402的输出端输出本级的栅极驱动信号Gate(n)，第一个第五反相器402的输出端输出本级的级传信号G(n)。通过缓冲模块400可以有效增加本级的栅极驱动信号Gate(n)的驱动能力，减少传输信号的阻容负载(RCloading)。
这里，本级的栅极驱动信号Gate(n)是本级的处理信号经由缓冲模块400中的N个第五反相器402(例如，3个)进行反相后得到的信号，本级的级传信号G(n)是本级的处理信号经由缓冲模块400中的第一个第五反相器402进行反相后得到的信号。当本级的处理信号为高电平时，本级的栅极驱动信号Gate(n)为低电平、本级的级传信号G(n)为低电平；当本级的处理信号为低电平时，本级的栅极驱动信号Gate(n)为高电平、本级的级传信号G(n)为高电平。
图3示出图1的第n级驱动单元的时序图。
参照图1和图3，在t0到t1时间段内，或非门信号处理模块100接收到低电平的上一级驱动单元的级传信号G(n-1)和低电平的下一级驱动单元的级传信号G(n+1)，那么，或非门信号处理模块100输出高电平的本级的第一控制信号E(n)和低电平的本级的第二控制信号XE(n)。在此情况下，第二反相器202停止工作、第三反相器204正常工作，从而锁存低电平的本级的电平信号Q(n)。那么，与非门信号处理模块300输出高电平的本级的处理信号，从而缓冲模块400输出低电平的本级的栅极驱动信号Gate(n)和低电平的本级的级传信号G(n)。
在t1到t2时间段内，或非门信号处理模块100接收到高电平的上一级驱动单元的级传信号G(n-1)和低电平的下一级驱动单元的级传信号G(n+1)，那么，或非门信号处理模块100输出低电平的本级的第一控制信号E(n)和高电平的本级的第二控制信号XE(n)。在此情况下，第二反相器202正常工作、第三反相器204停止工作，从而高电平的上一级驱动单元的锁存模块输出的电平信号Q(n-1)经第二反相器和第四反相器进行反相，得到锁存模块200的输出端输出的高电平的本级的电平信号Q(n)。与非门信号处理模块300接收高电平的本级的电平信号Q(n)和低电平的时钟信号CK，输出高电平的本级的处理信号，从而缓冲模块400输出低电平的本级的栅极驱动信号Gate(n)和低电平的本级的级传信号G(n)。
在t2到t3时间段内，或非门信号处理模块100接收到低电平的上一级驱动单元的级传信号G(n-1)和低电平的下一级驱动单元的级传信号G(n+1)，那么，或非门信号处理模块100输出高电平的本级的第一控制信号E(n)和低电平的本级的第二控制信号XE(n)。在此情况下，第二反相器202停止工作、第三反相器204正常工作，从而锁存高电平的本级的电平信号Q(n)。那么，与非门信号处理模块300接收高电平的本级的电平信号Q(n)和低电平的时钟信号CK，输出高电平的本级的处理信号，从而缓冲模块400输出低电平的本级的栅极驱动信号Gate(n)和低电平的本级的级传信号G(n)。
在t3到t4时间段内，或非门信号处理模块100接收到低电平的上一级驱动单元的级传信号G(n-1)和低电平的下一级驱动单元的级传信号G(n+1)，那么，或非门信号处理模块100输出高电平的本级的第一控制信号E(n)和低电平的本级的第二控制信号XE(n)。在此情况下，第二反相器202停止工作、第三反相器204正常工作，从而锁存高电平的本级的电平信号Q(n)。那么，与非门信号处理模块300接收高电平的本级的电平信号Q(n)和高电平的时钟信号CK，输出低电平的本级的处理信号，从而缓冲模块400输出高电平的本级的栅极驱动信号Gate(n)和高电平的本级的级传信号G(n)。
在t4到t5时间段内，或非门信号处理模块100接收到低电平的上一级驱动单元的级传信号G(n-1)和低电平的下一级驱动单元的级传信号G(n+1)，那么，或非门信号处理模块100输出高电平的本级的第一控制信号E(n)和低电平的本级的第二控制信号XE(n)。在此情况下，第二反相器202停止工作、第三反相器204正常工作，从而锁存高电平的本级的电平信号Q(n)。那么，与非门信号处理模块300接收高电平的本级的电平信号Q(n)和低电平的时钟信号CK，输出高电平的本级的处理信号，从而缓冲模块400输出低电平的本级的栅极驱动信号Gate(n)和低电平的本级的级传信号G(n)。
在t5到t6时间段内，或非门信号处理模块100接收到低电平的上一级驱动单元的级传信号G(n-1)和高电平的下一级驱动单元的级传信号G(n+1)，那么，或非门信号处理模块100输出低电平的本级的第一控制信号E(n)和高电平的本级的第二控制信号XE(n)。在此情况下，第二反相器202正常工作、第三反相器204停止工作，从而低电平的上一级驱动单元的锁存模块输出的电平信号Q(n-1)经第二反相器和第四反相器进行反相，得到锁存模块200的输出端输出的低电平的本级的电平信号Q(n)。那么，与非门信号处理模块300输出高电平的本级的处理信号，从而缓冲模块400输出低电平的本级的栅极驱动信号Gate(n)和低电平的本级的级传信号G(n)。
在t6到t7时间段内，或非门信号处理模块100接收到低电平的上一级驱动单元的级传信号G(n-1)和低电平的下一级驱动单元的级传信号G(n+1)，那么，或非门信号处理模块100输出高电平的本级的第一控制信号E(n)和低电平的本级的第二控制信号XE(n)。在此情况下，第二反相器202停止工作、第三反相器204正常工作，从而锁存低电平的本级的电平信号Q(n)。那么，与非门信号处理模块300输出高电平的本级的处理信号，从而缓冲模块400输出低电平的本级的栅极驱动信号Gate(n)和低电平的本级的级传信号G(n)。
采用上述根据本发明实施例的阵列基板栅极驱动电路，能够有效降低功耗，且抗干扰能力较强。
上面已经结合具体实施例描述了本发明，但是本发明的实施不限于此。在本发明的精神和范围内，本领域技术人员可以进行各种修改和变型，这些修改和变型将落入权利要求限定的保护范围之内。

Claims (10)

1.一种阵列基板栅极驱动电路，包括多级驱动单元，其特征在于，每一级驱动单元包括：
或非门信号处理模块，用于接收上一级驱动单元的级传信号和下一级驱动单元的级传信号，并根据接收的上一级驱动单元的级传信号和下一级驱动单元的级传信号输出本级的第一控制信号和与第一控制信号反相的本级的第二控制信号；
锁存模块，用于接收上一级驱动单元的锁存模块输出的电平信号、本级的第一控制信号和本级的第二控制信号，并根据接收的上一级驱动单元的锁存模块输出的电平信号、本级的第一控制信号和本级的第二控制信号输出本级的电平信号；
与非门信号处理模块，用于接收时钟信号和本级的电平信号，并根据接收时钟信号和本级的电平信号输出本级的处理信号；
缓冲模块，用于接收本级的处理信号并对本级的处理信号进行反相，以输出本级的栅极驱动信号和本级的级传信号。
2.如权利要求1所述的阵列基板栅极驱动电路，其特征在于，第一级驱动单元中的或非门信号处理模块接收的上一级驱动单元的级传信号为预设的第一启动信号；
最后一级驱动单元中的或非门信号处理模块接收的下一级驱动单元的级传信号为预设的第二启动信号。
3.如权利要求1所述的阵列基板栅极驱动电路，其特征在于，当或非门信号处理模块接收的上一级驱动单元的级传信号和下一级驱动单元的级传信号均为低电平时，或非门信号处理模块输出高电平的本级的第一控制信号和低电平的本级的第二控制信号；
当或非门信号处理模块接收的上一级驱动单元的级传信号为低电平、下一级驱动单元的级传信号为高电平，或者上一级驱动单元的级传信号为高电平、下一级驱动单元的级传信号为低电平时，或非门信号处理模块输出低电平的本级的第一控制信号和高电平的本级的第二控制信号。
4.如权利要求3所述的阵列基板栅极驱动电路，其特征在于，或非门信号处理模块包括或非门和第一反相器，
或非门的一个输入端接收上一级驱动单元的级传信号，或非门的另一输入端接收下一级驱动单元的级传信号，或非门的输出端将本级的第一控制信号输出到锁存模块；
第一反相器对本级的第一控制信号进行反相得到本级的第二控制信号，并将本级的第二控制信号输出到锁存模块。
5.如权利要求1所述的阵列基板栅极驱动电路，其特征在于，当本级的第一控制信号为低电平、本级的第二控制信号为高电平时，锁存模块输出与接收的上一级驱动单元的锁存模块输出的电平信号电平相同的本级的电平信号；
当本级的第一控制信号为高电平、本级的第二控制信号为低电平时，锁存模块锁存输出的本级的电平信号。
6.如权利要求5所述的阵列基板栅极驱动电路，其特征在于，锁存模块包括第二反相器、第三反相器和第四反相器，
其中，第二反相器和第三反相器由本级的第一控制信号和本级的第二控制信号控制，从而交替进行工作；
第二反相器的输入端接收上一级驱动单元的锁存模块输出的电平信号，第二反相器的输出端连接到第三反相器的输出端和第四反相器的输入端，第三反相器的输入端和第四反相器的输出端连接后作为锁存模块的输出端。
7.如权利要求6所述的阵列基板栅极驱动电路，其特征在于，当本级的第一控制信号为低电平、本级的第二控制信号为高电平时，第二反相器正常工作、第三反相器停止工作，从而上一级驱动单元的锁存模块输出的电平信号经第二反相器和第四反相器进行反相，得到锁存模块的输出端输出的本级的电平信号。
8.如权利要求6所述的阵列基板栅极驱动电路，其特征在于，当本级的第一控制信号为高电平、本级的第二控制信号为低电平时，第二反相器停止工作、第三反相器正常工作，从而锁存本级的电平信号。
9.如权利要求1所述的阵列基板栅极驱动电路，其特征在于，当与非门信号处理模块接收的本级的电平信号和时钟信号均为高电平时，与非门信号处理模块将低电平的本级的处理信号输出到缓冲模块；
当与非门信号处理模块接收的本级的电平信号和时钟信号不均为高电平时，与非门信号处理模块将高电平的本级的处理信号输出到缓冲模块。
10.如权利要求1所述的阵列基板栅极驱动电路，其特征在于，当缓冲模块接收的本级的处理信号为高电平时，缓冲模块输出低电平的本级的栅极驱动信号和低电平的本级的级传信号；
当缓冲模块接收的本级的处理信号为低电平时，缓冲模块输出高电平的本级的栅极驱动信号和高电平的本级的级传信号。
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