CN117116212A - 阵列栅驱动单元、电路，显示屏和电子设备 - Google Patents

阵列栅驱动单元、电路，显示屏和电子设备 Download PDF

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Abstract

本申请提供一种阵列栅驱动单元、电路，显示屏和电子设备，该阵列栅驱动单元包括：锁存电路和逻辑门，锁存电路接收第一信号，生成第二信号并将第二信号锁存第一时间之后输出；逻辑门的第一输入端连接锁存电路，第二输入端接收第一时钟信号，逻辑门的第一输入端未接收到信号，或锁存电路输出的第二信号和第一时钟信号相同，逻辑门输出第三信号，第三信号与第一时钟信号相反。第一时钟信号不受外界因素的干扰，逻辑门在第一时钟信号的作用下输出的第三信号，也不受外界因素的干扰，阵列栅驱动单元以第三信号驱动对应的栅线运行，可以保证阵列栅驱动单元输出的信号不发生异常。并且，因阵列栅驱动单元中不包括电容，可以避免电容充放电导致功耗高。

Description

阵列栅驱动单元、电路，显示屏和电子设备
技术领域
本申请涉及显示屏技术领域，尤其涉及一种阵列栅驱动单元、电路，显示屏和电子设备。
背景技术
显示屏的行扫描方式，通常采用阵列栅驱动(Gate on Array，GoA)设计。显示驱动芯片(Display Driver Integration Chip，DDIC)输出时钟信号输入到显示屏的GoA电路，GoA电路根据时钟信号产生行扫描信号到显示屏的显示单元，控制显示屏显示数据。
GoA电路包括多个GoA单元，每个GoA单元对应显示单元的一行栅线。GoA单元在工作过程中持续接收时钟信号，控制GoA单元的电容进行充电和放电的切换，导致GoA单元的功耗高。并且，在显示屏的实际运行过程中，受外界环境的温度，或静电场等因素的干扰，GoA电路中各个GoA单元的TFT可能会产生输出异常的问题。
发明内容
本申请提供了一种阵列栅驱动单元、阵列栅驱动电路，显示屏以及电子设备，目的在于实现GoA电路的低功耗运行，以及避免外界因素对GoA电路运行的干扰而导致输出异常。
为了实现上述目的，本申请提供了以下技术方案：
第一方面，本申请提供了一种阵列栅驱动单元，包括：锁存电路和逻辑门，其中：锁存电路用于接收第一信号，生成第二信号并将第二信号锁存第一时间之后输出；逻辑门的第一输入端连接锁存电路，第二输入端用于接收第一时钟信号，逻辑门的第一输入端未接收到信号，或者锁存电路输出的第二信号和第一时钟信号相同，逻辑门输出第三信号，第三信号与第一时钟信号相反。
由上述内容可以看出：逻辑门的第二输入端接收第一时钟信号，该时钟信号可保持稳定，不受外界环境的温度、静电场等因素的干扰，因此，逻辑门在第一时钟信号的作用下输出的第三信号，也可稳定不受外界环境的温度、静电场等因素的干扰，阵列栅驱动单元以逻辑门输出的第三信号驱动对应的栅线运行，可以保证阵列栅驱动单元输出的信号不发生异常。
进一步的，阵列栅驱动单元中，锁存电路接收第一信号，将第一信号锁存第一时间之后输出第二信号，逻辑门在第一时钟信号和第二信号的作用下输出第三信号驱动该阵列栅驱动单元对应的栅线运行，可以满足阵列栅驱动单元在一个时刻接收的第一信号延迟向栅线输出的要求。并且，因阵列栅驱动单元中不包括电容，可以避免电容充放电带来的功耗高的问题。
在一个可能的实施方式中，锁存电路包括：第一传输门、锁存回路和第二传输门，其中：第一传输门的输入端用于接收第一信号，时钟端用于接收时钟信号，第一传输门在导通状态下，第一传输门的输出端用于输出第一信号；锁存回路连接第一传输门的输出端，用于接收第一传输门输出的第一信号，生成第二信号；第二传输门的输入端连接锁存回路，用于接收第二信号，第二传输门的时钟端用于接收时钟信号，第二传输门在第一时间之后导通，第二传输门的输出端用于在导通状态输出第二信号，第一传输门和第二传输门的开关状态相反。
在本可能的实施方式中，第一传输门在时钟信号的作用下导通，因第二传输门的开关状态和第一传输门相反，第二传输门则截止，第一传输门导通进而将第一信号向锁存回路传输，锁存回路接收该第一信号之后生成第二信号，且因第二传输门截止，该第二信号无法经过第二传输门，第二传输门在第一时间之后导通，第二信号则可在第一时间之后，由第二传输门的输出端输出，如此实现了锁存电路接收第一信号生成第二信号将第二信号锁存第一时间。
在一个可能的实施方式中，锁存回路包括：第三传输门、第一或非门以及第二或非门，其中：第一或非门的第一输入端连接第三传输门的输出端，第二输入端用于接收第二时钟信号；第一或非门和第三传输门的公共端用于连接第一传输门的输出端；第二或非门的第一输入端连接第一或非门的输出端，第二输入端用于接收第一时钟信号，输出端连接第三传输门的输入端；第三传输门的时钟端用于接收时钟信号，第三传输门和第一传输门的开关状态相同。
在一个可能的实施方式中，逻辑门包括第三或非门。
在本可能的实施方式中，逻辑门为第三或非门，或非门的两个输入端中的一个输入端接收高电平，可输出低电平。因此，第三或非门的第二输入端接收的第一时钟信号为高电平，第三或非门的输出端可输入低电平，不受第三或非门的第一输入端接收的信号的限制，可适用于阵列栅驱动单元以低电平驱动栅线运行的场景。
在一个可能的实施方式中，锁存回路包括：第三传输门、第一与非门以及第二与非门，其中：第一与非门的第一输入端连接第三传输门的输出端，第二输入端用于接收第二时钟信号；第一与非门和第三传输门的公共端用于连接第一传输门的输出端；第二与非门的第一输入端连接第一与非门的输出端，第二输入端用于接收第一时钟信号，输出端连接第三传输门的输入端；第三传输门的时钟端用于接收时钟信号，第三传输门和第一传输门的开关状态相同。
在一个可能的实施方式中，逻辑门包括第三与非门。
在本可能的实施方式中，逻辑门为第三与非门，与非门的两个输入端中的一个输入端接收低电平，可输出高电平。因此，第三与非门的第二输入端接收的第一时钟信号为高电平，第三与非门的输出端可输入高电平，不受第三与非门的第一输入端接收的信号的限制，可适用于阵列栅驱动单元以高电平驱动栅线运行的场景。
在一个可能的实施方式中，还包括：稳压回路，稳压回路的输入端连接逻辑门的输出端，稳压回路的输出端连接逻辑门的第一输入端，稳压回路用于稳定逻辑门的输入端接收的信号。
在本可能的实施方式中，在逻辑门的输入端输入的信号为高频信号的场景下，逻辑门会存在接收信号出现误差的现象，基于此，稳压回路连接于逻辑门的输入端和输出端之间，可以起到稳定逻辑门的输入端接收的信号的作用。
在一个可能的实施方式中，稳压回路包括：第四传输门和第四或非门，其中：第四或非门的第一输入端连接逻辑门的输出端，第二输入端用于接收第二时钟信号，输出端连接第四传输门的输入端；第四传输门的时钟端用于接收时钟信号，输出端连接逻辑门的第一输入端。
在本可能的实施方式中，或非门具备保证两个输入端中的一个输入端接收高电平，可保证输出低电平的功能，因此，第四或非门的第二输入端接收第二时钟信号，该时钟信号可保持稳定为高电平，第四或非门不受第一输入端接收的信号的影响，通过第四传输门向逻辑门的输入端输出低电平，稳定逻辑门的输入端接收的低电平信号。并且，第四或非门的第一输入端连接逻辑门的输出端，接收其输出的低电平，第二时钟信号为低电平，第四或非门则通过第四传输门向逻辑门的输入端输出高电平，稳定逻辑门的输入端接收的高电平信号。进一步的，第四传输门应和第二传输门的开关状态相同。
在一个可能的实施方式中，稳压回路包括：第四传输门和第四与非门，其中：第四与非门的第一输入端连接逻辑门的输出端，第二输入端用于接收第二时钟信号，输出端连接第四传输门的输入端；第四传输门的时钟端用于接收时钟信号，输出端连接逻辑门的第一输入端。
在本可能的实施方式中，与非门具备保证两个输入端中的一个输入端接收低电平，可保证输出高电平的功能，因此，第四与非门的第二输入端接收第二时钟信号，该时钟信号可保持稳定为低电平，第四与非门不受第一输入端接收的信号的影响，通过第四传输门向逻辑门的输入端输出高电平，稳定逻辑门的输入端接收的高电平信号。并且，第四与非门的第一输入端连接逻辑门的输出端，接收其输出的高电平，第二时钟信号为高电平，第四或非门则通过第四传输门向逻辑门的输入端输出低电平，稳定逻辑门的输入端接收的低电平信号。进一步的，第四传输门应和第二传输门的开关状态相同。
在一个可能的实施方式中，还包括：第一反相器和第二反相器，其中：第一反相器的输入端连接逻辑门的输出端，输出端连接第二反相器的输入端。
在本可能的实施方式中，通过两个依次连接的反相器，可以实现稳压的作用。
在一个可能的实施方式中，还包括：第五或非门和第三反相器，其中：第五或非门的第一输入端连接第三或非门的输出端，第二输入端用于接收控制信号，输出端连接第三反相器的输入端。
在本可能的实施方式中，第五或非门的一路输入信号为高电平，则输出低电平。在需要单独控制一个阵列栅驱动单元输出的输出信号的应用场景下，只要第五或非门的第二输入端接收的控制信号一直保持高电平，第五或非门的输出端就会一直输出低电平，不受或第五或非门的第一输入端输入的输入信号的影响。第五或非门的输出端连接第三反相器，第三反相器的输出端实现了阵列栅驱动单元的输出信号一直保持高电平。阵列栅驱动单元向其对应的栅线输出高电平的行扫描信号，栅线不被启动运行。阵列栅驱动电路中的多个阵列栅驱动单元，均可被控制信号控制而输出高电平的行扫描信号，进而控制显示单元的多行栅线不运行，降低显示屏的刷新率，节省功耗。
在一个可能的实施方式中，还包括：第五与非门和第四反相器，其中：第五与非门的第一输入端连接第三与非门的输出端，第二输入端用于接收控制信号，输出端连接第三反相器的输入端。
在本可能的实施方式中，第五与非门的一路输入信号为低电平，则输出高电平。在需要单独控制一个阵列栅驱动单元输出的输出信号的应用场景下，只要第五与非门的第二输入端接收的控制信号一直保持低电平，第五与非门的输出端就会一直输出高电平，第五与非门的输出端连接第四反相器，第四反相器的输出端实现了阵列栅驱动单元的输出信号一直保持低电平，不启动栅线。阵列栅驱动电路中的多个阵列栅驱动单元，均可被控制信号控制而输出低电平的行扫描信号，进而控制显示单元的多行栅线不运行，降低显示屏的刷新率，节省功耗。
在一个可能的实施方式中，还包括：第六或非门、第五反相器和第六反相器，其中：第六或非门的第一输入端连接第三与非门的输出端，第二输入端用于接收控制信号，输出端连接第五反相器的输入端，第五反相器的输出端连接第六反相器的输入端。
在本可能的实施方式中，第六或非门的第二输入端接收控制信号维持高电平，第六或非门的输出端则可一直输出低电平，第六或非门的输出端依次连接第五反相器和第六反相器，第六反相器的输出端可一直输出低电平，实现了阵列栅驱动单元的输出信号一直保持低电平。阵列栅驱动电路中的多个阵列栅驱动单元，均可被控制信号控制输出低电平的行扫描信号，进而控制显示单元的多行栅线不运行，降低显示屏的刷新率，节省功耗。
第二方面，本申请提供了一种阵列栅驱动电路，包括级联的N个阵列栅驱动单元，每一个阵列栅驱动单元如如第一方面任意一项所述，N为大于3的正整数。
第三方面，本申请提供了一种显示屏，应用于电子设备，显示屏包括：显示单元、与显示单元连接的阵列栅驱动电路；阵列栅驱动电路包括级联的N个阵列栅驱动单元，每一个阵列栅驱动单元如第一方面任意一项所述，每一个阵列栅驱动单元连接显示单元的一行栅线，N为大于3的正整数。
第四方面，本申请提供了一种电子设备，包括：一个或多个处理器、存储器以及如第三方面任意一项的显示屏；存储器与一个或多个处理器耦合，存储器用于存储计算机程序代码，计算机程序代码包括计算机指令。
附图说明
图1为显示屏的结构示意图；
图2a为GoA单元的示意图；
图2b为GoA单元的电路结构图；
图2c为显示屏显示花屏的展示图；
图3为本申请实施例提供的电子设备的硬件结构图；
图4为本申请实施例一提供的GoA单元的电路结构图；
图5至图8为本申请实施例提供的GoA单元的运行状态图；
图9为本申请实施例提供的时钟信号，输入信号和输出信号的展示图；
图10为本申请实施例二提供的GoA单元的电路结构图；
图11为本申请另一实施例提供的时钟信号，输入信号和输出信号的展示图；
图12为本申请实施例三提供的GoA单元的电路结构图；
图13和图14为本申请实施例四提供的GoA单元的电路结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。
在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
本申请实施例涉及的多个，是指大于或等于两个。需要说明的是，在本申请实施例的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
为了更清楚地阐明本申请技术方案，下面对本申请涉及的相关概念进行解释。
1)GoA(Gate on Array，阵列栅驱动)，也可称为GiP(Gate in Panel)，是利用薄膜晶体管液晶显示器Array制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。阵列栅驱动GoA电路具体用于根据时钟信号逐行输出行扫描信号。
2)TFT(thin film transistor，薄膜晶体管)。
3)传输门(TG)，是由P型薄膜晶体管和N型薄膜晶体管组成，输入信号经传输门得到输出信号。由传输门的导通原理可知，传输门的P型薄膜晶体管是低电压导通，传输门的N型薄膜晶体管是高电压导通。只有传输门的P型薄膜晶体管对应低电压且N型薄膜晶体管对应高电压，传输门导通，输入信号经传输门传输得到输出信号；否则，传输门截止，输入信号不能通过传输门传输得到输出信号。
4)或非门(N),包括输入端A、输入端B和输出端Y。由或非门的导通原理可知，只有从输入端A和输入端B输入的输入信号均为低电平，或非门的输出端Y输出的输出信号为高电平；输入端A和输入端B其中有一端输入的输入信号是高电平，或非门的输出端Y输出的输出信号为低电平。
5)反相器(P)，包括一个输入端和一个输出端。由反向器的导通原理可知，反相器的输入端输入高电平，输出端输出低电平；反相器的输入端输入低电平，输出端输出高电平。
6)与非门(D)，包括输入端A、输入端B和输出端Y。由与非门的导通原理可知，只有从输入端A和输入端B输入的输入信号均为高电平，与非门的输出端Y输出的输出信号为低电平；输入端A和输入端B其中有一端输入的输入信号是低电平，与非门的输出端Y输出的输出信号为高电平。
显示屏(简称显示面板panel)的行扫描方式，通常采用GoA设计。参见图1，显示驱动芯片(Display Driver Integration Chip，DDIC)接收处理器的控制指令，输出一组或多组时钟信号输入到显示面板panel的GoA电路，GoA电路根据时钟信号产生行扫描信号到显示面板panel的显示单元，控制显示面板panel的显示单元显示数据。
GoA电路包括n个GoA单元，n为大于3的正整数，每个GoA单元包含多个N型TFT或者P型TFT，每个GoA单元对应显示单元的一行栅线，具体的每个GoA单元的输出端连接一行栅线，GoA单元产生的扫描信号作用于该栅线。
图2a展示的是一个GoA单元的示意图。图2b展示的是一个GoA单元的电路结构图。
如图2a所示，GoA单元包括输入端口(Input)，时钟信号的端口(CLK)和(CLKB)，栅关闭信号的端口(VSS)，栅开启信号的端口(VDD)以及输出端口(Output)。GoA单元的电路如图2b所示，包括：电容C1、电容C2以及晶体管T1至晶体管T8。
GoA单元在工作过程中，时钟信号CLK，时钟信号CLKB以及栅关闭信号VSS或栅开启信号VDD持续向GoA单元输入，并且，电容C1和电容C2要持续进行充电和放电的切换，以实现GoA单元的输出信号的持续，导致GoA电路的功耗高。
由显示屏的行扫描驱动原理可知，GoA电路实际上相当于一个移位寄存器，在GoA单元的控制下，产生移位脉冲信号，该移位脉冲信号不仅驱动当前行开启TFT，又作为下一行的起始信号。
但是，在显示屏实际运行过程中，受外界环境的温度，或静电场等因素的影响，GoA电路中各个GoA单元的TFT可能会产生输出异常的问题。一些场景下，GoA单元的异常输出会导致GoA电路中的多个GoA单元输出的扫描信号同时启动多个栅线，导致显示串行，造成显示屏无法正常显示，而形成显示花屏，如图2c所示的示例。
基于此，本申请提供了一种显示屏的GoA电路，应用于电子设备，该电子设备可以是手机，平板电脑，桌面型、膝上型、笔记本电脑，超级移动个人计算机(Ultra-mobilePersonal Computer，UMPC)，手持计算机，上网本，个人数字助理(Personal DigitalAssistant，PDA)，可穿戴电子设备和智能手表等设备。
以手机为例，电子设备的示例性结构可以如图3所示。电子设备300可以包括处理器310，外部存储器接口320，内部存储器321，显示屏330，天线1，天线2，移动通信模块340，以及无线通信模块350等。
可以理解的是，本申请实施例示意的结构并不构成对电子设备300的具体限定。在本申请另一些实施例中，电子设备300可以包括比图示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。图示的部件可以以硬件，软件或软件和硬件的组合实现。
本申请实施例示意的各模块间的接口连接关系，只是示意性说明，并不构成对电子设备300的结构限定。在本申请另一些实施例中，电子设备300也可以采用上述实施例中不同的接口连接方式，或多种接口连接方式的组合。
处理器310可以包括一个或多个处理单元，例如：处理器310可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processingunit，GPU)，图像信号处理器(image signal processor，ISP)，控制器，存储器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器，和/或神经网络处理器(neural-network processing unit，NPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。其中，处理器可以是电子设备300的神经中枢和指挥中心。处理器可以根据指令操作码和时序信号，产生操作控制信号，完成取指令和执行指令的控制。
处理器310中还可以设置存储器，用于存储指令和数据。在一些实施例中，处理器310中的存储器为高速缓冲存储器。该存储器可以保存处理器310刚用过或循环使用的指令或数据。如果处理器310需要再次使用该指令或数据，可从存储器中直接调用。避免了重复存取，减少了处理器310的等待时间，因而提高了系统的效率。
内部存储器321可以用于存储计算机可执行程序代码，可执行程序代码包括指令。处理器310通过运行存储在内部存储器321的指令，从而执行电子设备300的各种功能应用以及数据处理。内部存储器321可以包括存储程序区和存储数据区。其中，存储程序区可存储操作系统，至少一个功能所需的应用程序(比如声音播放功能，图像播放功能等)等。存储数据区可存储电子设备300使用过程中所创建的数据(比如音频数据，电话本等)等。此外，内部存储器321可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件，闪存器件，通用闪存存储器(universal flash storage，UFS)等。
电子设备300通过GPU，显示屏330，以及应用处理器等实现显示功能。GPU为图像处理的微处理器，连接显示屏330和应用处理器。GPU用于执行数学和几何计算，用于图形渲染。处理器310可包括一个或多个GPU，其执行程序指令以生成或改变显示信息。
显示屏330用于显示图像，视频等。显示屏330包括显示面板。显示面板可以采用液晶显示屏(liquid crystal display，LCD)，有机发光二极管(organic light-emittingdiode，OLED)，有源矩阵有机发光二极体或主动矩阵有机发光二极体(active-matrixorganic light emitting diode的，AMOLED)，柔性发光二极管(flex light-emittingdiode，FLED)，Miniled，MicroLed，Micro-oled，量子点发光二极管(quantum dot lightemitting diodes，QLED)等。在一些实施例中，电子设备可以包括1个或N个显示屏230，N为大于1的正整数。
一些实施例中，显示屏330包括：GoA电路和显示单元，GoA电路包括n个GoA单元，n为大于3的正整数，每个GoA单元对应显示单元的一行栅线，具体的每个GoA单元的输出端连接一行栅线，GoA单元产生的扫描信号作用于该栅线。
显示驱动芯片(Display Driver Integration Chip，DDIC)360与电子设备的显示屏相连，用于给电子设备的显示屏330供电以及提供驱动信号。其中，显示屏中的GoA电路的输入信号(Input)、时钟信号(CLK)、栅开启信号(VDD)、以及栅关闭信号(VSS)等，均由DDIC提供。
实施例一
参见图4，图4展示的本申请实施例提供的一种应用于显示屏的GoA电路的一个GoA单元的电路图。
GoA单元包括：传输门TG1、锁存回路401、传输门TG2、稳压回路402、反相器P1以及反相器P2。
其中，传输门TG1的IN端口接收输入信号IN，传输门TG1的CK1端口接收时钟信号GCK1，传输门TG1的CK2端口接收时钟信号GCK2，传输门TG1的OUT端口用于输出传输门TG1的输出信号。传输门TG1的CK1端口和CK2端口接收的时钟信号，用于控制传输门TG1的状态，传输门TG1处于导通状态，传输门TG1的IN端口接收的输入信号IN可经过传输门TG1，由传输门TG1的OUT端口输出。传输门TG1处于截止状态，传输门TG1的IN端口接收的输入信号IN无法经过传输门TG1，传输门TG1的OUT端口不输出信号。
锁存回路401的输入端连接传输门TG1的OUT端口，锁存回路401用于对传输门TG1的输出信号进行锁存。
一些实施例中，锁存回路401包括：传输门TG3、或非门N1以及或非门N2。其中：
或非门N1的输入端A作为锁存回路401的输入端，用于接收传输门TG1的OUT端口输出的输出信号，或非门N1的输入端B接收时钟信号GCK3。或非门N2的输入端A与或非门N1的输出端Y相连，用于接收或非门N1输出端Y输出的输出信号，或非门N2的输入端B接收时钟信号GCK4。或非门N1的输出端Y作为锁存回路401的输出端。
传输门TG3的IN端口与或非门N2的输出端Y相连，用于接收或非门N2的输出端Y输出的输出信号，传输门TG3的CK1端口接收时钟信号GCK2，传输门TG3的CK2端口接收时钟信号GCK1，传输门TG3的OUT端口与传输门TG1的OUT端口相连。传输门TG3的CK1端口和CK2端口接收的时钟信号，也用于控制传输门TG3处于导通状态或截止状态，传输门TG3处于导通状态，传输门TG3的IN端口接收的输入信号可经过传输门TG3，并由传输门TG3的OUT端口输出；传输门TG3处于截止状态，传输门TG3的IN端口接收的输入信号无法经过传输门TG3，传输门TG3的OUT端口不输出信号。
传输门TG2的IN端口连接锁存回路401的输出端，用于接收锁存回路401的输出信号，传输门TG2的CK1端口接收时钟信号GCK2，传输门TG1的CK2端口接收时钟信号GCK1，传输门TG2的OUT端口用于输出传输门TG2的输出信号。传输门TG2的CK1端口和CK2端口接收的时钟信号，用于控制传输门TG2的状态，传输门TG2处于导通状态，传输门TG2的IN端口接收的信号可经过传输门TG2，由传输门TG2的OUT端口输出。传输门TG2处于截止状态，传输门TG2的IN端口接收的信号无法经过传输门TG2，传输门TG2的OUT端口不输出信号。
由前述内容可知：显示单元包括多行栅线，在一个时刻，多行栅线中的一个栅线会被启动运行。在显示单元显示数据的场景中，GoA电路的首个GoA单元接收输入信号，产生扫描信号，并将该扫描信号提供于对应的栅线，控制该栅线启动。并且，首个GoA单元还会将输出信号(可以理解成与扫描信号相同)提供于下一个GoA单元，该GoA单元产生扫描信号并提供于对应栅线，并将输出信号提供于下一个GoA单元。以此类推，直至阵列栅驱动电路的最后一个GoA单元产生扫描信号并提供于栅线。
为了实现在一个时刻，多行栅线中的一个栅线被启动运行，GoA单元需要将接收的信号锁存一个时刻之后输出，即GoA单元的输出信号和输入信号不同步，前一个时刻的输入信号作为后一个时刻的输出信号。
本实施例中，传输门TG1、锁存回路401和传输门TG2可实现锁存GoA单元接收的信号一个时刻之后再输出信号。传输门TG1、锁存回路401和传输门TG2的电路可称为锁存电路400。锁存电路400接收输入信号，将输入信号锁存一个时刻之后，输出输出信号。
稳压回路402的输入端连接传输门TG2的OUT端口。一些实施例中，稳压回路402包括：传输门TG4、或非门N3、以及或非门N4。其中：
或非门N3的输入端A作为稳压回路402的输入端，用于接收传输门TG2的OUT端口输出的输出信号，或非门N3的输入端B接收时钟信号GCK4，或非门N3的输出端Y作为稳压回路402的输出端，与反相器P1的IN端口相连，反相器P1的IN端口接收或非门N3的输出端Y输出的输出信号。
或非门N4的输入端A与或非门N3的输出端Y相连，用于接收或非门N3的输出端Y输出的输出信号，或非门N4的输入端B接收时钟信号GCK3。
传输门TG4的IN端口与或非门N4的输出端Y相连，用于接收或非门N4的输出端Y输出的输出信号，传输门TG4的CK1端口接收时钟信号GCK1，传输门TG4的CK2端口接收时钟信号GCK2，传输门TG4的OUT端口与传输门TG2的OUT端口相连。传输门TG4的CK1端口和CK2端口接收的时钟信号，也用于控制传输门TG4处于导通状态或截止状态，传输门TG4处于导通状态，传输门TG4的IN端口接收的输入信号可经过传输门TG4，并由传输门TG4的OUT端口输出。传输门TG4处于截止状态，传输门TG4的IN端口接收的输入信号无法经过传输门TG4，传输门TG4的OUT端口不输出信号。
本实施例中，传输门TG4和或非门N4可实现稳定或非门N3接收的信号的作用，尤其在或非门N3接收的信号为高频信号的场景下，传输门TG4和或非门N4可起到稳定或非门N3接收的信号的作用。另一些实施例中，稳压回路402中可不包括传输门TG4和或非门N4，仅包括或非门N3。
反相器P1的IN端口连接稳压回路402的输出端，用于接收稳压回路402的输出信号，反相器P1的OUT端口连接反相器P2的IN端口，反相器P2的OUT端口输出输出信号OUT。一些实施例中，反相器P2的OUT端口还可分别连接电容和电阻。
图4展示的传输门TG1、传输门TG2、传输门TG3、传输门TG4均是由一个P型薄膜晶体管和N型薄膜晶体管组成的传输门(TG)。传输门的P型薄膜晶体管是低电压导通，传输门的N型薄膜晶体管是高电压导通。传输门的P型薄膜晶体管对应低电压状态且N型薄膜晶体管对应高电压状态，传输门处于导通状态，输入信号等于输出信号；传输门的P型薄膜晶体管对应高电压状态且N型薄膜晶体管对应低电压状态，传输门处于截止状态，输入信号无法通过传输门得到输出信号。
或非门N1、或非门N2、或非门N3和或非门N4均包括两个输入端和一个输出端的或非门(N)。由前述内容提出的或非门的导通原理可知，或非门N1、或非门N2、或非门N3以及或非门N4中，只有输入端A和输入端B均为低电平，输出端Y输出高电平；输入端A和输入端B其中有一端是高电平，输出端Y会输出低电平。
反相器P1和反相器P2是包括一个输入端和一个输出端的反相器(P)。反相器P1的输入端输入高电平，输出端输出低电平；反相器P1的输入端输入低电平，输出端输出高电平。反相器P2与反相器P1同理。GoA单元包括两个串联的反相器可以实现稳压的作用，一些实施例中，GoA电路中的GoA单元也可不设置反相器P1和反相器P2。不包括反相器P1和反相器P2的GoA单元中，或非门N3的输出端作为GoA单元的输出端，用于输出驱动该GoA单元对应的栅线的行扫描信号。
本申请实施例提供的应用于显示屏的GoA电路中的GoA单元，包括由N型TFT和P型TFT组成的门电路、或非门和反相器，通过控制GoA电路中的输入信号以及时钟信号的高低电平，实现对GoA电路的输出信号的控制，进一步由GoA电路的输出信号驱动显示屏工作。
GoA电路中的一个GoA单元的输出信号作用于显示单元的一行栅线，以启动该栅线运行。可以理解的是，本实施例以低电平启动栅线为例，一个时刻，GoA电路中的一个GoA单元向其对应的栅线输出低电平，GoA电路中的其他GoA单元向其对应的栅线输出高电平。
以下内容也以GoA单元在一个时刻输出低电平启动其对应的栅线，其他时刻输出高电平为例，对GoA单元的工作过程进行介绍。
并且，为了保证GoA单元在一个时刻输出低电平，其他时刻输出高电平，图4展示的GoA单元中的传输门TG1、锁存回路401、传输门TG2、稳压回路402，受时钟信号GCK1至时钟信号GCK4的触发，可处于不同的运行状态。以下结合图5至图8，对一个GoA单元在不同时刻的工作情况进行介绍。
图5展示了GoA单元在t1时刻的工作情况的示意图。
如图9所示，t1时刻，输入信号IN电压为5V，可以理解成是高电平，时钟信号GCK1电压为-5V，可以理解成是低电平，时钟信号GCK2电压为5V，可以理解成是高电平，时钟信号GCK3电压为5V，可以理解成是高电平，时钟信号GCK4电压为-5V，可以理解成是低电平。
如图5所示，传输门TG1的CK1端口接收时钟信号GCK1，传输门TG1的CK2端口接收时钟信号GCK2。t1时刻，时钟信号GCK1为低电平，时钟信号GCK2为高电平，传输门TG1导通，输入信号IN为高电平，输入信号IN经过传输门TG1后输出，即传输门TG1的输出端口OUT输出高电平。
传输门TG1的输出端口OUT输出的高电平进入锁存回路401后，或非门N1的输入端A接收传输门TG1的输出端口OUT输出的高电平，或非门N1的输入端B接收时钟信号GCK3。由或非门的导通原理可知，t1时刻，或非门N1输出低电平。
传输门TG2的IN端口与或非门N1的输出端Y相连，传输门TG2的IN端口接收或非门N1输出端Y输出的输出信号。传输门TG2的CK1端口接收时钟信号GCK2，传输门TG2的CK2端口接收时钟信号GCK1。t1时刻，时钟信号GCK1为低电平，时钟信号GCK2为高电平，传输门TG2截止，因此，或非门N1的输出端Y输出的低电平无法通过传输门TG2。
或非门N2的输入端A也与或非门N1的输出端Y相连，或非门N2的输入端A可接收或非门N1的输出端Y输出的低电平，t1时刻，或非门N2的输入端B接收的时钟信号GCK4为低电平，或非门N2的输出端Y则输出的高电平。
传输门TG3的CK1端口接收时钟信号GCK2，传输门TG3的CK2端口接收时钟信号GCK1，t1时刻，时钟信号GCK2为高电平，时钟信号GCK1为低电平，传输门TG3导通，因此，或非门N2的输出端Y输出的高电平可流经传输门TG3到或非门N1的输入端A，如此，在锁存回路401中或非门N1、或非门N2和传输门TG3，以及传输门TG2的作用下，实现了GoA单元在t1时刻接收的高电平的输入信号锁存在锁存回路401，即锁存电路不向或非门N3输出低电平。
需要说明的是，传输门TG4的CK1端口接收时钟信号GCK1，传输门TG4的CK2端口接收时钟信号GCK2，t1时刻，时钟信号GCK1为低电平，时钟信号GCK2为高电平，传输门TG4也处于截止状态。并且，因传输门TG2处于截止状态，输入信号IN在t1时刻的高电平不会流经传输门TG2，并且，t1时刻，或非门N3的输入端B输入的时钟信号GCK4为低电平，因此，GoA单元的输出信号OUT如图9所示，在t1时刻维持高电平，高电平可驱动该GoA单元对应的栅线不运行。
可以理解的是，GoA单元在初始时刻被触发输出高电平，即在t1时刻之前的初始时刻，GoA单元被控制输出高电平。GoA单元在在t1时刻维持输出高电平。
图6展示了GoA单元在t2时刻的工作情况的示意图。
如图9所示，t2时刻，输入信号IN电压为5V，可以理解成是高电平，时钟信号GCK1电压为5V，可以理解成是高电平，时钟信号GCK2电压为-5V，可以理解成是低电平，时钟信号GCK3电压为5V，可以理解成是高电平，时钟信号GCK4电压为-5V，可以理解成是低电平。
如图6所示，传输门TG1的CK1端口接收时钟信号GCK1，传输门TG1的CK2端口接收时钟信号GCK2。t2时刻，时钟信号GCK1为高电平，时钟信号GCK2为低电平，传输门TG1截止。同理，传输门TG3也截止。或非门N1的输入端B接收的时钟信号GCK3为在t2时刻为高电平，或非门N1的输出端Y则输出低电平。
传输门TG2的CK1端口接收的时钟信号GCK1在t2时刻为高电平，传输门TG1的CK2端口接收的时钟信号GCK2在t2时刻为低电平，因此，传输门TG2导通。传输门TG2的IN端口可接收或非门N1的输出端Y输出的低电平，且由传输门TG2的OUT端口输出该低电平。
传输门TG2的输出端口OUT输出的低电平进入稳压回路402后，或非门N3的输入端A接收传输门TG2的输出端口OUT输出的低电平，或非门N3的输入端B接收时钟信号GCK4，时钟信号GCK4在t2时刻为低电平。由或非门的导通原理可知，t2时刻，或非门N3输出高电平。
反相器P1的IN端口与或非门N3的输出端Y相连，反相器P1的IN端口接收或非门N3的输出端Y输出的高电平，且由反相器P1的OUT端口输出低电平。并且，反相器P1的OUT端口输出的低电平再经反相器P2之后，可输出高电平，即GoA单元在t2时刻的输出信号如图9所示，为高电平。
需要说明的是，或非门N4的输入端A也与非门N3的输出端Y相连，或非门N4的输入端A可接收或非门N3的输出端Y输出的高电平，并且，或非门N4的输入端B接收的时钟信号GCK3在t2时刻为高电平，因此，或非门N4的输出端Y输出低电平。
传输门TG4的CK1端口接收时钟信号GCK1，传输门TG4的CK2端口接收时钟信号GCK2，t2时刻，时钟信号GCK1为高电平，时钟信号GCK2为低电平，传输门TG4则导通，因此，或非门N4的输出端Y输出的低电平可流经传输门TG4到或非门N3的输入端A，使得或非门N3的输入端A稳定接收低电平。
需要说明的是，t2时刻，传输门TG2导通，传输门TG1截止，输入信号IN在t2时刻的高电平不会流经传输门TG1进入锁存回路401。在或非门N1的输入端B在t2时刻接收的高电平的时钟信号GCK3的作用下，或非门N1的输出端Y输出低电平，并经传输门TG2输出。输门TG2输出的低电平会流经或非门N3、反相器P1和反相器P2得到GoA单元在t2时刻的输出信号，如图9所示，输出信号OUT在t2时刻为高电平。可以理解的是，GoA单元在t2时刻的输出信号为GoA单元在t1时刻接收的输入信号。
图7展示了GoA单元在t3时刻的工作情况的示意图。
如图9所示，t3时刻，输入信号IN电压为-5V，可以理解成是低电平，时钟信号GCK1电压为-5V，可以理解成是低电平，时钟信号GCK2电压为5V，可以理解成是高电平，时钟信号GCK3电压为-5V，可以理解成是低电平，时钟信号GCK4电压为-5V，可以理解成是低电平。
如图7所示，传输门TG1的CK1端口接收时钟信号GCK1，传输门TG1的CK2端口接收时钟信号GCK2。t3时刻，时钟信号GCK1为低电平，时钟信号GCK2为高电平，传输门TG1导通，输入信号IN为低电平，输入信号IN经过传输门TG1后输出，即传输门TG1的输出端口OUT输出低电平。
传输门TG1的输出端口OUT输出的低电平进入锁存回路401后，或非门N1的输入端A接收传输门TG1的输出端口OUT输出的低电平，或非门N1的输入端B接收时钟信号GCK3在t3时刻为低电平，因此，或非门N1输出高电平。
传输门TG2的IN端口与或非门N1的输出端Y相连，传输门TG2的IN端口接收或非门N1输出端Y输出的输出信号。传输门TG2的CK1端口接收时钟信号GCK2，传输门TG2的CK2端口接收时钟信号GCK1。t3时刻，时钟信号GCK1为低电平，时钟信号GCK2为高电平，传输门TG2截止，因此，或非门N1的输出端Y输出的高电平无法通过传输门TG2。
或非门N2的输入端A也与或非门N1的输出端Y相连，或非门N2的输入端A可接收或非门N1的输出端Y输出的高电平，t3时刻，或非门N2的输入端B接收的时钟信号GCK4为低电平，或非门N2的输出端Y则输出低电平。
传输门TG3的CK1端口接收时钟信号GCK2，传输门TG3的CK2端口接收时钟信号GCK1，t3时刻，时钟信号GCK2为高电平，时钟信号GCK1为低电平，传输门TG3导通，因此，或非门N2的输出端Y输出的低电平可流经传输门TG3到或非门N1的输入端A，如此，在锁存回路401中或非门N1、或非门N2和传输门TG3，以及传输门TG2的作用下，实现了GoA单元在t3时刻接收的低电平的输入信号锁存在锁存回路401，即锁存电路不向或非门N3输出高电平。
需要说明的是，传输门TG4的CK1端口接收时钟信号GCK1，传输门TG4的CK2端口接收时钟信号GCK2，t3时刻，时钟信号GCK1为低电平，时钟信号GCK2为高电平，传输门TG4也处于截止状态。因传输门TG2处于截止状态，输入信号IN在t3时刻的高电平不会流经传输门TG2，并且，t3时刻，或非门N3的输入端B输入的时钟信号GCK4与前一时刻相同，也为低电平，因此，GoA单元的输出信号可以理解还为t2时刻的信号，即反相器P2在t2时刻的输出信号，作为GoA单元在t3时刻的输出信号，如图9所示，输出信号OUT为高电平。可以理解的是，GoA单元在t3时刻的输出信号为GoA单元在t2时刻接收的输入信号。
图8展示了GoA单元在t4时刻的工作情况的示意图。
如图9所示，t4时刻，输入信号IN电压为5V，可以理解成是高电平，时钟信号GCK1电压为5V，可以理解成是高电平，时钟信号GCK2电压为-5V，可以理解成是低电平，时钟信号GCK3电压为-5V，可以理解成是低电平，时钟信号GCK4电压为5V，可以理解成是高电平。
如图8所示，传输门TG1的CK1端口接收时钟信号GCK1，传输门TG1的CK2端口接收时钟信号GCK2。t4时刻，时钟信号GCK1为高电平，时钟信号GCK2为低电平，传输门TG1截止。同理，传输门TG3也截止。或非门N1的输入端B接收的时钟信号GCK3为在t4时刻为低电平，或非门N1的输出端Y则输出低电平。
传输门TG2的CK1端口接收的时钟信号GCK1在t4时刻为高电平，传输门TG1的CK2端口接收的时钟信号GCK2在t4时刻为低电平，因此，传输门TG2导通。传输门TG2的IN端口可接收或非门N1的输出端Y输出的高电平，且由传输门TG2的OUT端口输出该高电平。
传输门TG2的输出端口OUT输出的高电平进入稳压回路402后，或非门N3的输入端A接收传输门TG2的输出端口OUT输出的高电平，或非门N3的输入端B接收时钟信号GCK4在t4时刻为高电平。由或非门的导通原理可知，t4时刻，或非门N3输出低电平。
反相器P1的IN端口与或非门N3的输出端Y相连，反相器P1的IN端口接收或非门N3的输出端Y输出的低电平，且由反相器P1的OUT端口输出高电平。并且，反相器P1的OUT端口输出的高电平再经反相器P2之后，可输出低电平，即GoA单元在t4时刻的输出信号如图9所示，为低电平。GoA单元在t4时刻输出低电平，驱动其连接的显示单元的栅线运行。并且，GoA单元在t4时刻的输出信号为GoA单元在t3时刻接收的输入信号。
或非门N4的输入端A也与非门N3的输出端Y相连，或非门N4的输入端A可接收或非门N3的输出端Y输出的低电平，并且，或非门N4的输入端B接收的时钟信号GCK3在t4时刻为低电平，因此，或非门N4的输出端Y输出高电平。
传输门TG4的CK1端口接收时钟信号GCK1，传输门TG4的CK2端口接收时钟信号GCK2，t4时刻，时钟信号GCK1为高电平，时钟信号GCK2为低电平，传输门TG4导通，因此，或非门N4的输出端Y输出的高电平可流经传输门TG4到或非门N3的输入端A，使得或非门N3的输入端A稳定接收高电平。
由或非门的导通原理可知：或非门的一路输入稳定为高电平，则不管另一路输入的电平如何变化，或非门总会稳定输出低电平。因此，GoA单元以低电平的输出信号驱动其连接的栅线运行的场景下，GoA单元中的或非门N3的输入端B接收高电平的时钟信号GCK4，即便或非门N3的输入端A受外界环境的温度，或静电场等因素的影响导致接收的输入信号发生异常，或非门N3也可稳定输出低电平。基于此，GoA单元可稳定输出低电平驱动栅线运行，可避免显示屏显示异常的问题。
由图5可以看出：时钟信号GCK1和时钟信号GCK2提供于GoA单元的传输门，在GoA单元的运行过程中，时钟信号GCK1和时钟信号GCK2持续向GoA单元的传输门输出，会导致传输门不断在导通状态和截止状态切换，造成GoA单元的功耗较高。并且，如图9所示，时钟信号GCK1和时钟信号GCK2的变化频率较高，如此还会加大GoA单元的功耗。
基于此，GoA单元以低电平驱动其连接的栅线运行，在栅线需要运行的时刻(如图9中的t4时刻)，或非门N3的输入端B稳定接收高电平的时钟信号GCK4，即可保证GoA单元以低电平驱动栅线运行。在栅线不需要运行的时刻，如图9中的t1时刻，或非门N1的输入端B稳定接收高电平，保证或非门N1稳定输出低电平，且将低电平锁存在锁存回路401中，或非门N3的输入端B接收低电平，或非门N3可稳定输出高电平；如图9所示的t2时刻，在或非门N1的输入端B接收的高电平作用下，或非门N1输出低电平，并且，或非门N3的输入端B接收低电平，输入端A也接收低电平，或非门N3可稳定输出高电平；如图9所示的t3时刻，或非门N3的输入端B接收低电平，或非门N3的输入端A也接收低电平，或非门N3可稳定输出高电平。GoA单元输出的高电平的作用下，栅线可不启动运行。
如此，在GoA单元连接的栅线不运行的时刻，时钟信号GCK1和时钟信号GCK2可不如图9展示的频率变化，维持高电平或者低电平，GoA单元的传输门不受时钟信号GCK1和时钟信号GCK2的驱动进行状态变化，减少了GoA单元的传输门的功耗。
需要说明的是，图9展示的时钟信号GCK1和时钟信号GCK2是一种示例性的展示，在实际驱动GoA单元运行的场景中，在GoA单元连接的栅线不运行的时刻，时钟信号GCK1和时钟信号GCK2会维持高电平或者低电平。
实施例二
参见图10，图10展示的本申请实施例提供的另一种应用于显示屏的GoA电路的一个GoA单元的电路图。
如图10所示，GoA单元电路包括：传输门TG1、锁存回路401、传输门TG2、稳压回路402、或非门N5、以及反相器P2。
其中，传输门TG1的IN端口接收输入信号IN，传输门TG1的CK1端口接收时钟信号GCK1，传输门TG1的CK2端口接收时钟信号GCK2，传输门TG1的OUT端口用于输出传输门TG1的输出信号。
锁存回路401的输入端连接传输门TG1的OUT端口，锁存回路401用于对传输门TG1的输出信号进行锁存。
传输门TG2的IN端口连接锁存回路401的输出端，用于接收锁存回路401的输出信号，传输门TG2的CK1端口接收时钟信号GCK2，传输门TG1的CK2端口接收时钟信号GCK1，传输门TG2的OUT端口用于输出传输门TG2的输出信号。
稳压回路402的输入端连接传输门TG2的OUT端口。
或非门N5的输入端A连接稳压回路402的输出端，用于接收稳压回路402的输出信号，或非门N5的输入端B接收控制信号CT，或非门N5的输出端Y连接反相器P2的IN端口，反相器P2的OUT端口输出输出信号OUT。可以理解的是，控制信号CT是由前述内容提出的显示驱动芯片DDIC向或非门N5的输入端B输入。
本实施例中，锁存回路401和稳压回路402的结构可如前述实施例一的内容所述，此处不再赘述。
本实施例中，GoA单元中的反相器P1替换成或非门N5，或非门N5的输入端A与或非门N3的输出端Y相连，用于接收或非门N3的输出端Y输出的输出信号，或非门N5的输入端B接收控制信号CT。控制信号CT可实现对GoA单元的输出信号的控制。
由前述或非门的导通原理可知：或非门N5的一路输入信号为高电平，则输出低电平。在需要单独控制GoA电路中的一个GoA单元输出的输出信号的应用场景下，只要或非门N5的输入端B接收的CT控制信号一直保持高电平，如图11所示，t4时刻之后的所有时刻，控制信号CT一直保持高电平，由或非门的导通原理可知，或非门N5的输出端Y就会一直输出低电平，或非门N5的输出端Y连接反相器P2的输入端IN，反相器P2的输出端OUT实现了GoA单元的输出信号OUT一直保持高电平，不受或非门N5的输入端A输入的输入信号的影响。GoA单元向其对应的栅线输出高电平的行扫描信号，栅线不被启动运行。
由此可以看出，GoA电路中的多个GoA单元，均可被控制信号CT控制输出高电平的行扫描信号，进而控制显示单元的多行栅线不运行，降低显示屏的刷新率，节省功耗。
前述两个实施例中，GoA单元输出低电平启动连接的栅线。栅线也可被高电平启动运行，本申请下述两个实施例，以高电平启动栅线为例对GoA单元进行介绍。进一步的，一个时刻，GoA电路中的一个GoA单元向其对应的栅线输出高电平，GoA电路中的其他GoA单元向其对应的栅线输出低电平驱动栅线运行。
实施例三
参见图12，图12展示的是本申请实施例提供的一种应用于显示屏的GoA电路的一个GoA单元的电路图。
GoA单元包括：传输门TG1、锁存回路1201、传输门TG2、稳压回路1202、反相器P1以及反相器P2。其中，传输门TG1、传输门TG2、反相器P1以及反相器P2的结构和功能可以参见实施例一的内容，此处不再赘述。
本实施例中，传输门TG1、锁存回路1201和传输门TG2组成的锁存电路用于将GoA单元的输入信号锁存一个时刻，在下一时刻输出输出信号。
一些实施例中，锁存回路1201包括：传输门TG3、与非门D1以及与非门D2。其中：
与非门D1的输入端A作为锁存回路1201的输入端，用于接收传输门TG1的OUT端口输出的输出信号，与非门D1的输入端B接收时钟信号GCK3。与非门D2的输入端A与与非门D1的输出端Y相连，用于接收与非门D1输出端Y输出的输出信号，与非门D2的输入端B接收时钟信号GCK4。与非门D1的输出端Y作为锁存回路1201的输出端。
传输门TG3的IN端口与与非门D2的输出端Y相连，用于接收与非门D2的输出端Y输出的输出信号，传输门TG3的CK1端口接收时钟信号GCK2，传输门TG3的CK2端口接收时钟信号GCK1，传输门TG3的OUT端口与传输门TG1的OUT端口相连。传输门TG3的CK1端口和CK2端口接收的时钟信号，也用于控制传输门TG3处于导通状态或截止状态，传输门TG3处于导通状态，传输门TG3的IN端口接收的输入信号可经过传输门TG3，并由传输门TG3的OUT端口输出；传输门TG3处于截止状态，传输门TG3的IN端口接收的输入信号无法经过传输门TG3，传输门TG3的OUT端口不输出信号。
一些实施例中，稳压回路1202包括：传输门TG4、与非门D3以及与非门D4。其中：
与非门D3的输入端A作为稳压回路1202的输入端，用于接收传输门TG2的OUT端口输出的输出信号，与非门D3的输入端B接收时钟信号GCK4，与非门D3的输出端Y作为稳压回路1202的输出端，与反相器P1的IN端口相连，反相器P1的IN端口接收与非门D3的输出端Y输出的输出信号。
与非门D4的输入端A与与非门D3的输出端Y相连，用于接收与非门D3的输出端Y输出的输出信号，与非门D4的输入端B接收时钟信号GCK3。
传输门TG4的IN端口与与非门D4的输出端Y相连，用于接收与非门D4的输出端Y输出的输出信号，传输门TG4的CK1端口接收时钟信号GCK1，传输门TG4的CK2端口接收时钟信号GCK2，传输门TG4的OUT端口与传输门TG2的OUT端口相连。传输门TG4的CK1端口和CK2端口接收的时钟信号，也用于控制传输门TG4处于导通状态或截止状态，传输门TG4处于导通状态，传输门TG4的IN端口接收的输入信号可经过传输门TG4，并由传输门TG4的OUT端口输出。传输门TG4处于截止状态，传输门TG4的IN端口接收的输入信号无法经过传输门TG4，传输门TG4的OUT端口不输出信号。
与前述实施例一相同的是，稳压回路1202中，传输门TG4和与非门D4用于稳定高频信号，在一些实施例中，稳压回路1202可不包括传输门TG4和与非门D4。两个串联的反相器可以实现稳压的作用，一些实施例中，GoA电路中的GoA单元也可不设置反相器P1和反相器P2。
本实施例中，由与非门的导通原理可知：与非门的一路输入稳定为低电平，则不管另一路输入的电平如何变化，与非门总会稳定输出高电平。因此，GoA单元以高电平的输出信号驱动其连接的栅线运行的场景下，GoA单元中的与非门D3的输入端B接收低电平的时钟信号GCK4，即便与非门D3的输入端A受外界环境的温度，或静电场等因素的影响导致接收的输入信号发生异常，与非门D3也可稳定输出高电平。基于此，GoA单元可稳定输出高电平驱动栅线运行，可避免显示屏显示异常的问题。
GoA单元以高电平驱动其连接的栅线运行的场景下，在栅线需要运行的时刻，与非门D3的输入端B稳定接收低电平的时钟信号GCK4，即可保证GoA单元以高电平驱动栅线运行。在栅线不需要运行的时刻，与非门D3的输入端B接收高电平的时钟信号GCK4，可保证GoA单元输出低电平，栅线无法被启动运行。
实施例四
与前述实施例二相同的是，GoA单元也可被显示驱动芯片DDIC输出的控制信号CT单独控制。
图13展示了本实施例提供的一种应用于显示屏的GoA电路的一个GoA单元。如图13所示，GoA单元包括：传输门TG1、锁存回路1201、传输门TG2、稳压回路1202、与非门D5以及反相器P2。其中，传输门TG1、锁存回路1201、传输门TG2、稳压回路1202以及反相器P2的结构和功能可以参见实施例三的内容，此处不再赘述。
与非门D5的输入端A连接稳压回路402的输出端，用于接收稳压回路1202的输出信号，与非门D5的输入端B接收控制信号CT，与非门D5的输出端Y连接反相器P2的IN端口，反相器P2的OUT端口输出输出信号OUT。
本实施例四中，将实施例三的GoA单元中的反相器P1替换成与非门D5，与非门D5的输入端A与与非门D3的输出端Y相连，用于接收与非门D3的输出端Y输出的输出信号，与非门D5的输入端B接收控制信号CT。
由前述与非门的导通原理可知：与非门D5的一路输入信号为低电平，则输出高电平。在需要单独控制GoA电路中的一个GoA单元输出的输出信号的应用场景下，只要与非门D5的输入端B接收的CT控制信号一直保持低电平，与非门D5的输出端Y就会一直输出高电平，与非门D5的输出端Y连接反相器P2的输入端IN，反相器P2的输出端OUT实现了GoA单元的输出信号OUT一直保持低电平，不受与非门D5的输入端A输入的输入信号的影响。
图14展示了另一种应用于显示屏的GoA电路的一个GoA单元。如图14所示，GoA单元包括：传输门TG1、锁存回路1201、传输门TG2、稳压回路1202、或非门N5、反相器P2以及反相器P3。其中，传输门TG1、锁存回路401、传输门TG2、以及稳压回路402的结构和功能可以参见实施例三的内容，此处不再赘述。
或非门N5的输入端A连接稳压回路402的输出端，用于接收稳压回路402的输出信号，或非门N5的输入端B接收控制信号CT，或非门N5的输出端Y连接反相器P2的IN端口，反相器P2的OUT端口连接反相器P3的IN端口，反相器P3的OUT端口用于输出输出信号OUT。
由前述实施例二的内容可知，或非门N5的输入端B接收控制信号CT维持高电平，或非门N5的输出端Y则可一直输出低电平，或非门N5的输出端Y连接反相器P2的输入端，反相器P2的输出端可一直输出高电平，反相器P2的输出端连接反相器P3的输入端，反相器P3的输出端可一直输出低电平，实现了GoA单元的输出信号OUT一直保持低电平，不受或非门N5的输入端A输入的输入信号的影响。
图13和图14展示的两种GoA单元，应用于GoA电路。GoA电路中的多个GoA单元，均可被控制信号CT控制输出低电平的行扫描信号，进而控制显示单元的多行栅线不运行，降低显示屏的刷新率，节省功耗。

Claims (16)

1.一种阵列栅驱动单元，其特征在于，包括：锁存电路和逻辑门，其中：
所述锁存电路用于接收第一信号，生成第二信号并将所述第二信号锁存第一时间之后输出；
所述逻辑门的第一输入端连接所述锁存电路，第二输入端用于接收第一时钟信号，所述逻辑门的第一输入端未接收到信号，或者所述锁存电路输出的第二信号和所述第一时钟信号相同，所述逻辑门输出第三信号，所述第三信号与所述第一时钟信号相反。
2.根据权利要求1所述的阵列栅驱动单元，其特征在于，所述锁存电路包括：第一传输门、锁存回路和第二传输门，其中：
所述第一传输门的输入端用于接收所述第一信号，时钟端用于接收时钟信号，所述第一传输门在导通状态下，所述第一传输门的输出端用于输出所述第一信号；
所述锁存回路连接所述第一传输门的输出端，用于接收所述第一传输门输出的第一信号，生成所述第二信号；
所述第二传输门的输入端连接所述锁存回路，用于接收所述第二信号，所述第二传输门的时钟端用于接收时钟信号，所述第二传输门在第一时间之后导通，所述第二传输门的输出端用于在导通状态输出所述第二信号，所述第一传输门和所述第二传输门的开关状态相反。
3.根据权利要求2所述的阵列栅驱动单元，其特征在于，所述锁存回路包括：第三传输门、第一或非门以及第二或非门，其中：
所述第一或非门的第一输入端连接所述第三传输门的输出端，第二输入端用于接收第二时钟信号；所述第一或非门和第三传输门的公共端用于连接所述第一传输门的输出端；
所述第二或非门的第一输入端连接所述第一或非门的输出端，第二输入端用于接收所述第一时钟信号，输出端连接所述第三传输门的输入端；
所述第三传输门的时钟端用于接收时钟信号，所述第三传输门和所述第一传输门的开关状态相同。
4.根据权利要求3所述的阵列栅驱动单元，其特征在于，所述逻辑门包括第三或非门。
5.根据权利要求2所述的阵列栅驱动单元，其特征在于，所述锁存回路包括：第三传输门、第一与非门以及第二与非门，其中：
所述第一与非门的第一输入端连接所述第三传输门的输出端，第二输入端用于接收第二时钟信号；所述第一与非门和第三传输门的公共端用于连接所述第一传输门的输出端；
所述第二与非门的第一输入端连接所述第一与非门的输出端，第二输入端用于接收所述第一时钟信号，输出端连接所述第三传输门的输入端；
所述第三传输门的时钟端用于接收时钟信号，所述第三传输门和所述第一传输门的开关状态相同。
6.根据权利要求5所述的阵列栅驱动单元，其特征在于，所述逻辑门包括第三与非门。
7.根据权利要求1至6中任意一项所述的阵列栅驱动单元，其特征在于，还包括：稳压回路，所述稳压回路的输入端连接所述逻辑门的输出端，所述稳压回路的输出端连接所述逻辑门的第一输入端，所述稳压回路用于稳定所述逻辑门的输入端接收的信号。
8.根据权利要求7所述的阵列栅驱动单元，其特征在于，所述稳压回路包括：第四传输门和第四或非门，其中：
所述第四或非门的第一输入端连接所述逻辑门的输出端，第二输入端用于接收第二时钟信号，输出端连接所述第四传输门的输入端；
所述第四传输门的时钟端用于接收时钟信号，输出端连接所述逻辑门的第一输入端。
9.根据权利要求7所述的阵列栅驱动单元，其特征在于，所述稳压回路包括：第四传输门和第四与非门，其中：
所述第四与非门的第一输入端连接所述逻辑门的输出端，第二输入端用于接收第二时钟信号，输出端连接所述第四传输门的输入端；
所述第四传输门的时钟端用于接收时钟信号，输出端连接所述逻辑门的第一输入端。
10.根据权利要求1至9中任意一项所述的阵列栅驱动单元，其特征在于，还包括：第一反相器和第二反相器，其中：
所述第一反相器的输入端连接所述逻辑门的输出端，输出端连接所述第二反相器的输入端。
11.根据权利要求4所述的阵列栅驱动单元，其特征在于，还包括：第五或非门和第三反相器，其中：
所述第五或非门的第一输入端连接所述第三或非门的输出端，第二输入端用于接收控制信号，输出端连接所述第三反相器的输入端。
12.根据权利要求6所述的阵列栅驱动单元，其特征在于，还包括：第五与非门和第四反相器，其中：
所述第五与非门的第一输入端连接所述第三与非门的输出端，第二输入端用于接收控制信号，输出端连接所述第三反相器的输入端。
13.根据权利要求6所述的阵列栅驱动单元，其特征在于，还包括：第六或非门、第五反相器和第六反相器，其中：
所述第六或非门的第一输入端连接所述第三与非门的输出端，第二输入端用于接收控制信号，输出端连接所述第五反相器的输入端，所述第五反相器的输出端连接所述第六反相器的输入端。
14.一种阵列栅驱动电路，其特征在于，包括级联的N个阵列栅驱动单元，每一个阵列栅驱动单元如权利要求1至13中任意一项所述，N为大于3的正整数。
15.一种显示屏，其特征在于，应用于电子设备，所述显示屏包括：显示单元、与所述显示单元连接的阵列栅驱动电路；所述阵列栅驱动电路包括级联的N个阵列栅驱动单元，每一个阵列栅驱动单元如权利要求1至13中任意一项所述，每一个阵列栅驱动单元连接所述显示单元的一行栅线，N为大于3的正整数。
16.一种电子设备，其特征在于，包括：
一个或多个处理器、存储器以及如权利要求15所述的显示屏；
所述存储器与所述一个或多个所述处理器耦合，所述存储器用于存储计算机程序代码，所述计算机程序代码包括计算机指令。
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