CN106449671A - 中间集成电路裸片及堆叠成像系统 - Google Patents
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Abstract
本发明涉及一种中间集成电路裸片及堆叠成像系统。堆叠集成电路系统的中间集成电路裸片包含中间半导体衬底，所述中间半导体衬底包含第一极性掺杂剂且从第二侧经薄化。包含第一极性掺杂剂的第一阱在所述中间半导体衬底中接近第一侧而安置。包含第二极性掺杂剂的第二阱在所述中间半导体衬底中接近所述第一侧而安置。具有第二极性掺杂剂的深阱在所述中间半导体衬底中安置于所述第一及第二阱下方。第一极性掺杂剂的额外植入物在所述深阱与所述中间半导体衬底的所述第二侧之间植入到所述中间半导体衬底中以使与第一极性掺杂剂的所述额外植入物重叠的耗尽区变窄。所述耗尽区位于所述深阱与所述中间半导体衬底的所述第二侧之间。
Description
技术领域
本发明大体上涉及半导体处理。更特定来说，本发明的实例涉及堆叠集成电路系统的半导体处理。
背景技术
随着集成电路技术不断进步，不断努力提高性能及密度、改进外观尺寸及降低成本。堆叠三维集成电路的实施已成为设计者有时用来实现这些益处的一种方法。具有非常精确对准的晶片接合的进步使以晶片级制造堆叠芯片成为可能。可能的应用可包含接合到存储器芯片的逻辑芯片、图像传感器芯片等等。这提供更小外观尺寸、改善的性能及更低成本的优点。
在实施堆叠三维集成电路系统时的关键挑战(其中进行不断努力以提供更小、更薄及更快系统)涉及必须穿透3晶片堆叠成像系统的中部或中间硅晶片的穿硅通孔(TSV)。中部晶片的增加的厚度降低穿硅通孔的良率且限制其密度。例如，中部晶片的增加的厚度增加中部晶片中的穿硅通孔的宽高比，这降低了良率且通常需要更耗费成本的蚀刻及填充工艺。
发明内容
一方面，本发明提供一种用于堆叠集成电路系统的中间集成电路裸片，其包括：中间半导体衬底，其包含具有第一极性的掺杂剂，其中所述中间半导体衬底具有第一侧及第二侧，其中所述第二侧与所述第一侧相对，其中所述中间半导体衬底从所述第二侧经薄化；第一阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第一阱包含具有所述第一极性的掺杂剂；第二阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第二阱包含具有第二极性的掺杂剂；深阱，其在所述中间半导体衬底中安置于所述第一及第二阱下方，其中所述第一及第二阱安置于所述第一侧与所述深阱之间，其中所述深阱包含具有所述第二极性的掺杂剂；及具有所述第一极性的掺杂剂的额外植入物，其在所述深阱与所述中间半导体衬底的所述第二侧之间植入到所述中间半导体衬底中以使与所述掺杂剂的额外植入物重叠的耗尽区变窄，其中所述耗尽区在所述深阱与所述中间半导体衬底的所述第二侧之间。
另一方面，本发明提供一种堆叠成像系统，其包括：中间集成电路裸片，其包含：中间半导体衬底，其包含具有第一极性的掺杂剂，其中所述中间半导体衬底具有第一侧及第二侧，其中所述第二侧与所述第一侧相对，其中所述中间半导体衬底从所述第二侧经薄化；第一阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第一阱包含具有所述第一极性的掺杂剂；第二阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第二阱包含具有第二极性的掺杂剂；深阱，其在所述中间半导体衬底中安置于所述第一及第二阱下方，其中所述第一及第二阱安置于所述第一侧与所述深阱之间，其中所述深阱包含具有所述第二极性的掺杂剂；及具有所述第一极性的掺杂剂的额外植入物，其在所述深阱与所述中间半导体衬底的所述第二侧之间植入到所述中间半导体衬底中以使与所述掺杂剂的额外植入物重叠的耗尽区变窄，其中所述耗尽区在所述深阱与所述中间半导体衬底的所述第二侧之间；第二集成电路裸片，其接近所述中间半导体衬底的所述第二侧而接合到所述中间集成电路裸片；及第三集成电路裸片，其接近所述中间半导体衬底的所述第一侧而接合到所述中间集成电路裸片，使得所述中间集成电路裸片接合在所述第二集成电路裸片与所述第三集成电路裸片之间。
附图说明
参考以下诸图描述本发明的非限制性及非穷尽实施例，其中相似参考数字贯穿各种视图指代相似部分，除非另有规定。
图1为根据本发明的教示的实例堆叠集成电路系统的具有集成电路裸片的堆叠半导体晶片的一个实例的分解图。
图2为根据本发明的教示的包含具有经薄化的中间集成电路裸片的堆叠成像系统的实例堆叠集成电路系统的横截面图及对应分解等距视图。
图3A为具有限制中间集成电路裸片的薄化的耗尽区的中间集成裸片的一个实例的横截面图。
图3B为根据本发明的教示的包含植入到中间集成裸片的半导体材料中的额外掺杂区的中间集成裸片的另一实例的横截面图，所述额外掺杂区使耗尽区更浅，且因此允许中间集成裸片的进一步薄化。
图4为展示根据本发明的教示的使用经薄化的中间集成电路裸片来实施的堆叠成像系统的一个实例的框图。
对应参考字符贯穿图式的若干视图指示对应组件。所属领域的技术人员应了解，图中的元件出于简单及清楚的目的而说明，且未必是按比例绘制。举例来说，图中一些元件的尺寸相对于其它元件可被夸大以帮助提高对本发明的各种实施例的理解。此外，为了促进对本发明的这些各种实施例的较不受阻碍的理解，通常不描绘在商业上可行的实施例中有用的或必要的普通但众所周知的元件。
具体实施方式
在以下描述中，阐述众多特定细节以便提供对本发明的透彻理解。然而，所属领域的技术人员将清楚，无需采用特定细节来实践本发明。在其它情况下，尚未详细描述众所周知的材料或方法以避免混淆本发明。
贯穿本说明书的对“一个实施例”、“一实施例”、“一个实例”或“一实例”的参考意指结合所述实施例或实例所描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，贯穿本说明书的各种地方的短语“在一个实施例中”、“在实施例中”、“一个实例”或“一实例”的出现未必皆都是指同一实施例或实例。此外，在一或多个实施例或实例中，可以任何合适组合及/或子组合的方式组合特定特征、结构或特性。特定特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述的功能的其它合适组件中。此外，应了解，本文所提供的图是用于向所属领域的技术人员进行解释的目的且图式未必按比例绘制。
如将论述，根据本发明的教示的实例三重堆叠集成电路系统包含具有经薄化的半导体衬底的中间集成电路裸片。在一个实例中，中间集成电路裸片的半导体衬底包含在N阱与半导体衬底的背侧表面之间的额外掩埋P型植入物，其使中间集成电路裸片中的耗尽区更浅。因此，中间集成电路裸片可更薄。例如，在一个实例中，借助于根据本发明的教示的在N阱与半导体衬底的背侧表面之间的额外掩埋P型植入物，中间集成电路裸片可经薄化到2.3μm，而非例如仅4μm。另外，应了解，根据本发明的教示，借助于更薄中间集成电路裸片，可以可接受良率在中间集成电路裸片中可制造更小穿硅通孔，或可以增加的良率在中间集成电路裸片中制造相同大小的穿硅通孔。
为了说明，图1为根据本发明的教示的实例三重堆叠集成电路系统的具有集成电路裸片的三重堆叠半导体晶片的一个实例的分解图。特定来说，图1展示三重堆叠晶片100包含安置于第二装置晶片106与第三装置晶片102之间的中间装置晶片104。
装置晶片104、106及102可包含硅、砷化镓或其它合适半导体材料。在所说明的实施例中，多个半导体裸片(包含中间半导体集成电路裸片110)布置在中间装置晶片104上。多个半导体裸片(包含第二集成电路裸片112)布置在第二装置晶片106上。多个半导体裸片(包含第三集成电路裸片108)布置在第三装置晶片102上。在实例中，根据本发明的教示，装置晶片104、106及102为接合在一起的晶片，使得中间集成电路裸片110接合在第二集成电路裸片112与第三集成电路裸片108之间。如下文将进一步详细论述，在一个实例中，根据本发明的教示，在中间装置晶片104上的多个半导体裸片(包含中间集成电路裸片110)包含在N阱与半导体衬底的背侧表面之间的额外掩埋P型植入物以使中间集成电路裸片中的耗尽区更浅，这允许多个半导体裸片(包含中间集成电路裸片110)更薄。
如下文将更详细论述，在一些实例中，布置于第三装置晶片102上的多个半导体裸片中的每一者(包含集成电路裸片108)可包含像素阵列。另外，布置于中间装置晶片104上的多个半导体裸片中的每一者(包含集成电路裸片110)可包含读出电路，例如(举例来说)模/数转换器电路、存储器阵列电路等等。此外，布置于第二装置晶片106上的多个半导体裸片中的每一者(包含集成电路裸片112)可包含逻辑电路。
在实例中，堆叠集成电路裸片110、112及108中的像素阵列、读出电路及逻辑电路的放置提供具有极高填充因数的三重堆叠成像系统。另外，根据本发明的教示，由于装置晶片104、106及102可相互独立形成，因此可利用定制制造工艺来优化装置晶片104、106及102的形成。
图2为根据本发明的教示的包含具有经薄化的中间集成电路裸片的堆叠成像系统的实例堆叠集成电路系统214的横截面图及对应分解等距视图。应注意，在一个实例中，图2的堆叠集成电路系统214为图1的堆叠集成电路裸片110、112及108的实例，且下文参考的类似命名及编号的元件类似于上文所描述那样耦合及起作用。特定来说，如所描绘的实例中所展示，堆叠集成电路系统214包含中间集成电路裸片210，其为接合于第二集成电路裸片212与第三集成电路裸片208之间的晶片。在图2中所描绘的实例中，中间集成电路裸片210的背侧为接合到第三集成电路裸片的前侧的晶片，且中间集成电路裸片210的前侧为接合到第三集成电路裸片208的前侧的晶片。
如在所说明的实例中所展示，第三集成电路裸片208包含背侧照明像素阵列，其包含布置在第三集成电路裸片208的半导体衬底224中的多个光电二极管200。使用被引导通过微透镜阵列216、通过彩色滤光器阵列218且通过半导体衬底224的背侧222的光244来照明多个光电二极管200以响应于入射光244而在多个光电二极管200中光产生图像电荷。
在实例中，在多个光电二极管200中的每一者中光生的图像电荷由包含于中间集成电路裸片210中的读出电路通过安置于第三集成电路裸片208的电介质层226内的一或多个金属层中的导体228读出。如所展示，包含于中间集成电路裸片210的电介质层232中的一或多个金属层中的导体230耦合到第三集成电路裸片208的导体228以读出在多个光电二极管200中的每一者中光生的图像电荷。在一个实例中，包含于中间集成电路裸片210中的读出电路可包含模/数转换器电路、存储器阵列电路或类似物。
如下文将进一步论述，在一个实例中，中间集成电路裸片210的半导体衬底234包含N阱与半导体衬底234的背侧表面之间的额外掩埋P型植入物以使所述中间集成电路裸片中的耗尽区更浅。因此，根据本发明的教示，中间集成电路裸片210可更薄。
在所描绘的实例中，中间集成电路裸片210包含多个穿硅通孔236，其延伸通过包含于中间集成电路裸片210的电介质层232中的导体230与包含于第二集成电路裸片212的电介质层240中的一或多个金属层中的导体238之间的中间集成电路裸片210的半导体衬底234。在一个实例中，中间集成电路裸片210的半导体衬底234包含硅。如在所描绘的实例中所展示，第二集成电路裸片212也包含半导体衬底242，其在一个实例中包含堆叠集成电路系统214的逻辑电路。在一个实例中，延伸通过中间集成电路裸片210的半导体衬底234的多个穿硅通孔236中的每一者安置于安置在中间集成电路裸片210的半导体衬底234中的深阱的外侧。
图3A为中间集成裸片310A的一个实例的横截面图，其说明限制可在中间集成电路裸片310A上执行的薄化的量的耗尽区356A。特定来说，图3A展示中间集成裸片310A包含P掺杂半导体衬底346A，其中N阱346A、P阱350A及N阱352A经安置而接近P掺杂半导体衬底346A的前侧362A。另外，如所展示，深N阱354A也形成在N阱346A、P阱350A及N阱352A下方，其在深N阱354A与P掺杂衬底346A的背侧360A之间形成耗尽区356A。在耗尽区356A从深N阱354A朝向P掺杂半导体衬底346A的背侧360A延伸的情况下，应了解，薄化中间集成电路裸片310A的能力归因于从深N阱354A的增加的泄漏而受限，所述泄漏将在P掺杂半导体衬底346A过分薄化的情况下发生。因此，P掺杂半导体衬底346A为更厚，这导致降低的良率及穿过P掺杂半导体衬底346A的穿硅通孔(例如，图2的通孔236)的降低的密度。特定来说，P掺杂半导体衬底346A的增加的厚度增加穿过P掺杂半导体衬底346A的穿硅通孔的宽高比，这降低了良率且通常需要更耗费成本的蚀刻及填充工艺。
图3B为根据本发明的教示的中间集成裸片310B的另一实例的横截面图，中间集成裸片310B包含植入到中间集成裸片310B的P掺杂半导体衬底346B中的额外掺杂区358，其使耗尽区356B变窄，从而使耗尽区356B更浅，且因此允许中间集成裸片310B的进一步薄化。应注意，图3的中间集成裸片310B可为图2的中间集成裸片210或图1的中间集成裸片110的实例，且下文参考的类似命名及编号的元件类似于上文所描述那样耦合及起作用。
特定来说，在一个实例中，图3B说明堆叠集成电路系统(例如(举例来说)堆叠成像系统)的中间集成电路裸片310B。图3B中所描绘的实例中间集成电路裸片310B包含具有前侧362B及背侧360B(其与前侧362B相对)的中间半导体衬底346B。在一个实例中，根据本发明的教示，中间半导体衬底346B为P掺杂的且从背侧360B经薄化。
在所描绘的实例中，N阱348B、P阱350B及N阱352B安置于接近中间半导体衬底346A的前侧362B的中间半导体346B中。深N阱354B在中间半导体衬底346B中安置于在N阱348A、P阱350B及N阱352B下方，使得N阱348A、P阱350B及N阱352B安置于前侧362B与深N阱354B之间。P掺杂剂的额外植入物358在深N阱354B与中间半导体衬底346B的背侧360B之间植入到中间半导体衬底346B中。因此，根据本发明的教示，耗尽区356B与额外P型植入物358重叠，这因此使深N阱354B与中间半导体衬底346B的背侧360B之间的耗尽区356B变窄。
在一个实例中，应了解，因为额外P型植入物358使耗尽区356B变窄，因此使耗尽区356B更浅，所以中间半导体衬底346B可从背侧360B经薄化到例如2.3μm的厚度。例如，在一个实例中，在不具有额外P型植入物358的情况下，应了解，中间半导体衬底346B将仅能够从背侧360B经薄化到例如4μm的厚度，这是归因于否则将从深N阱354B发生潜在泄漏。
在具有更薄中间半导体衬底346B的情况下，应了解，根据本发明的教示，可针对中间集成电路裸片310B实现提高的良率及通过中间半导体衬底346B的穿硅通孔(例如，图2的通孔236)的增大的密度。另外，应了解，借助于根据本发明的教示而提供的更薄中间集成电路裸片310B，可根据本发明的教示实现包含更薄中间集成电路裸片310B的更快、更小且成本更低的堆叠集成电路系统。
图4为展示根据本发明的教示的包含读出电路410的使用经薄化的中间集成电路裸片来实施的堆叠成像系统414的一个实例的框图。应了解，图4中引用的经薄化的集成电路裸片可为图3B的中间集成裸片310B、图2的中间集成裸片210或图1的中间集成裸片110的一个实例，且下文引用的类似命名及/或编号的元件类似于上文所描述那样耦合及起作用。特定来说，图4说明根据本发明的教示的堆叠成像系统414，堆叠成像系统414包含实例像素阵列408，像素阵列408具有包含于实例堆叠三维集成电路中的多个图像传感器像素，所述堆叠三维集成电路具有三重堆叠集成电路裸片，例如(举例来说)图2的集成电路裸片210、212及208，其为接合在一起的晶片。例如，在一个实例中，像素阵列408可包含于(例如)图2的集成电路裸片208中。如实例中所展示，像素阵列408耦合到控制电路464及读出电路410，其(举例来说)可包含于图2的经薄化的中间集成电路裸片210中。如实例中所展示，读出电路410耦合到功能逻辑412，其可包含于(例如)图2的集成电路裸片212中。
在一个实例中，像素阵列408为图像传感器像素(例如，像素单元P1、P2、P3、……、Pn)的二维(2D)阵列。如所说明，将每一像素布置成行(例如，行R1到Ry)及列(例如，列C1到Cx)以获取人员、位置、对象等等的图像数据，所述图像能够在随后用于呈现所述人员、位置、对象等等的2D图像。
在一个实例中，在每一像素已获取其图像数据或图像电荷之后，所述图像数据由读出电路410通过读出线读出且接着传送到功能逻辑412。在各种实例中，读出电路410可包含放大电路、模/数(ADC)转换电路、存储器阵列电路或其它电路。功能逻辑412可仅存储图像数据或甚至通过应用后图像效果(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或以其它方式)操纵图像数据。在一个实例中，读出电路410可沿读出列线一次读出一行图像数据(已说明)或可使用各种其它技术读出图像数据(未说明)，例如，串行读出或同时完全并行读出全部像素。
在一个实例中，控制电路464耦合到像素阵列408以控制像素阵列408的操作特性。在一个实例中，控制电路464可产生用于控制图像获取的快门信号。在一个实例中，所述快门信号为全局快门信号，其用于同时使像素阵列408内的所有像素能够在单一获取窗期间同时捕获其相应图像数据。在另一实例中，所述快门信号为滚动快门信号，使得像素的每一行、每一列或每一群组在连续获取窗期间被循序地启用。
不希望本发明的所说明的实例的以上描述(包含摘要中所描述的内容)为穷尽性或限于所揭示的精确形式。尽管本文描述本发明的特定实施例及本发明的实例是出于说明性目的，但在不脱离本发明的更广精神及范围的情况下的各种等效修改为可能的。
依据以上详细描述可对本发明的实例做出这些修改。所附权利要求书中使用的术语不应解释为将本发明限于本说明书和权利要求书中所揭示的特定实施例。而是，本发明的范围全部由所附权利要求书确定，所附权利要求书应根据权利要求解释的既定规则来解释。本说明书及图应相应地被视为说明性的而非限制性的。
Claims (18)
1.一种用于堆叠集成电路系统的中间集成电路裸片，其包括：
中间半导体衬底，其包含具有第一极性的掺杂剂，其中所述中间半导体衬底具有第一侧及第二侧，其中所述第二侧与所述第一侧相对，其中所述中间半导体衬底从所述第二侧经薄化；
第一阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第一阱包含具有所述第一极性的掺杂剂；
第二阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第二阱包含具有第二极性的掺杂剂；
深阱，其在所述中间半导体衬底中安置于所述第一及第二阱下方，其中所述第一及第二阱安置于所述第一侧与所述深阱之间，其中所述深阱包含具有所述第二极性的掺杂剂；及
具有所述第一极性的掺杂剂的额外植入物，其在所述深阱与所述中间半导体衬底的所述第二侧之间植入到所述中间半导体衬底中以使与所述掺杂剂的额外植入物重叠的耗尽区变窄，其中所述耗尽区在所述深阱与所述中间半导体衬底的所述第二侧之间。
2.根据权利要求1所述的中间集成电路裸片，其进一步包括第三阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第三阱包含具有所述第二极性的掺杂剂，其中所述第一、第二及第三阱安置于所述第一侧与所述深阱之间。
3.根据权利要求1所述的中间集成电路裸片，其中所述中间半导体衬底从所述第二侧经薄化到2.3μm的厚度。
4.根据权利要求1所述的中间集成电路裸片，其进一步包括安置于安置在所述中间半导体衬底的所述第一侧上的电介质层中的金属层。
5.根据权利要求4所述的中间集成电路裸片，其进一步包括延伸穿过所述中间半导体衬底的多个通孔，其中所述多个通孔安置于所述深阱的外侧且耦合在安置于安置在所述第一侧上的所述电介质层中的所述金属层中的相应导体与所述堆叠集成电路系统的第二集成电路裸片中的相应导体之间，其中所述第二集成电路裸片接近所述中间半导体衬底的所述第二侧而接合到所述中间集成电路裸片。
6.根据权利要求5所述的中间集成电路裸片，其中安置于安置在所述中间半导体衬底的所述第一侧上的所述电介质层中的所述金属层中的导体耦合到所述堆叠集成电路系统的第三集成电路裸片中的相应导体，其中所述第三集成电路裸片接近所述中间半导体衬底的所述第一侧而接合到所述中间集成电路裸片，使得所述中间集成电路裸片接合在所述堆叠集成电路系统的所述第二集成电路裸片与所述第三集成电路裸片之间。
7.根据权利要求6所述的中间集成电路裸片，其中所述堆叠集成电路系统包含堆叠成像系统，其中所述第三集成电路裸片包含堆叠成像系统的像素阵列，其中所述中间集成电路裸片包含所述堆叠成像系统的读出电路，且其中所述第二集成电路裸片包含所述堆叠成像系统的逻辑电路。
8.根据权利要求1所述的中间集成电路裸片，其中所述中间半导体衬底的所述第一侧为所述中间半导体衬底的前侧，且其中所述中间半导体衬底的所述第二侧为所述中间半导体衬底的背侧。
9.根据权利要求1所述的中间集成电路裸片，其中具有所述第一极性的所述掺杂剂包含P型掺杂剂，且其中具有所述第二极性的所述掺杂剂包含N型掺杂剂。
10.一种堆叠成像系统，其包括：
中间集成电路裸片，其包含：
中间半导体衬底，其包含具有第一极性的掺杂剂，其中所述中间半导体衬底具有第一侧及第二侧，其中所述第二侧与所述第一侧相对，其中所述中间半导体衬底从所述第二侧经薄化；
第一阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第一阱包含具有所述第一极性的掺杂剂；
第二阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第二阱包含具有第二极性的掺杂剂；
深阱，其在所述中间半导体衬底中安置于所述第一及第二阱下方，其中所述第一及第二阱安置于所述第一侧与所述深阱之间，其中所述深阱包含具有所述第二极性的掺杂剂；及
具有所述第一极性的掺杂剂的额外植入物，其在所述深阱与所述中间半导体衬底的所述第二侧之间植入到所述中间半导体衬底中以使与所述掺杂剂的额外植入物重叠的耗尽区变窄，其中所述耗尽区在所述深阱与所述中间半导体衬底的所述第二侧之间；
第二集成电路裸片，其接近所述中间半导体衬底的所述第二侧而接合到所述中间集成电路裸片；及
第三集成电路裸片，其接近所述中间半导体衬底的所述第一侧而接合到所述中间集成电路裸片，使得所述中间集成电路裸片接合在所述第二集成电路裸片与所述第三集成电路裸片之间。
11.根据权利要求10所述的堆叠成像系统，其中所述第三集成电路裸片包含所述堆叠成像系统的像素阵列，其中所述中间集成电路裸片包含所述堆叠成像系统的读出电路，且其中所述第二集成电路裸片包含所述堆叠成像系统的逻辑电路。
12.根据权利要求10所述的堆叠成像系统，其中所述中间集成电路裸片进一步包含第三阱，其在所述中间半导体衬底中接近所述第一侧而安置，其中所述第三阱包含具有所述第二极性的掺杂剂，其中所述第一、第二及第三阱安置于所述第一侧与所述深阱之间。
13.根据权利要求10所述的堆叠成像系统，其中所述中间半导体衬底从所述第二侧经薄化到2.3μm的厚度。
14.根据权利要求10所述的堆叠成像系统，其中所述中间集成电路裸片进一步包含安置于安置在所述中间半导体衬底的所述第一侧上的电介质层中的金属层。
15.根据权利要求14所述的堆叠成像系统，其中所述中间集成电路裸片进一步包含延伸穿过所述中间半导体衬底的多个通孔，其中所述多个通孔安置于所述深阱的外侧且耦合在安置于安置在所述第一侧上的所述电介质层中的所述金属层中的相应导体与所述第二集成电路裸片中的相应导体之间。
16.根据权利要求15所述的堆叠成像系统，其中安置于安置在所述中间半导体衬底的所述第一侧上的所述电介质层中的所述金属层中的所述导体耦合到所述第三集成电路裸片中的相应导体。
17.根据权利要求10所述的堆叠成像系统，其中所述中间半导体衬底的所述第一侧为所述中间半导体衬底的前侧，且其中所述中间半导体衬底的所述第二侧为所述中间半导体衬底的背侧。
18.根据权利要求10所述的堆叠成像系统，其中具有所述第一极性的所述掺杂剂包含P型掺杂剂，且其中具有所述第二极性的所述掺杂剂包含N型掺杂剂。
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