CN106406286A - 一种雷达信号处理器高速数模混合电路的验证方法 - Google Patents

一种雷达信号处理器高速数模混合电路的验证方法 Download PDF

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Abstract

本发明涉及一种雷达信号处理器高速数模混合电路的验证方法，该方法在FPGA中增加ROM数字源、逻辑选通开关和二选一开关，ROM数字源存储一组雷达数字回波信号的数字源，逻辑选通开关和二选一开关根据不同工作模式指令，通过上位机控制进行相应逻辑选择，实现数模混合电路数据通路之间的切换，能在不改变当前FPGA程序的状态下，对高速数模混合电路进行定量分析验证，便于在雷达信号处理器系统联试过程中快速对数模混合电路数据链路的正确性进行验证。该方法实现简单，资源消耗少，测试方便快捷，便于问题的定位和解决，提高高速数模混合电路的验证效率，适用于雷达信号处理器高速数模混合电路数据链路正确性的验证。

Description

一种雷达信号处理器高速数模混合电路的验证方法
技术领域
本发明涉及雷达信号处理领域，特别涉及一种雷达信号处理器高速数模混合电路的验证方法。
背景技术
随着雷达技术的发展，雷达信号处理器的电路规模和复杂度不断提升，本发明中涉及的雷达信号处理器系统包含DDR、FPGA、并串转换芯片数字电路和ADC模拟电路。数模混合电路数据链路正确性的快速验证成了一项亟待解决的难题。
传统的高速数模混合电路的验证方法大多为模拟电路和数字电路各模块独立验证，其主要问题在于：一旦数模混合电路数据链路出现问题，将无法在当前FPGA程序状态下，快速定位是模拟电路还是数字电路引入的问题，也无法对数字电路数据处理的正确性进行定量分析。传统的方法往往需要更改FPGA程序对模拟电路和数字电路进行独立分析验证，而这将引起FPGA资源利用率及布局布线等条件状态的变化，有可能导致问题无法复现，加大解决问题的难度。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提出了一种在FPGA中增加ROM数字源、逻辑选通开关和二选一开关的方法，ROM数字源存储一组雷达数字回波信号的数字源，逻辑选通开关和二选一开关根据不同工作模式指令，通过上位机控制进行相应逻辑选择，实现数模混合电路数据通路之间的切换，能在不改变当前FGPA程序的状态下，对高速数模混合电路进行定量分析验证，便于在系统联试过程中快速对数模混合电路数据链路的正确性进行验证。该方法实现简单，资源消耗少，测试方便快捷，适用于雷达信号处理器高速数模混合电路数据链路正确性的验证。
本发明的技术解决方案为：一种雷达信号处理器高速数模混合电路的验证方法，包括步骤如下：
(1)在FPGA中增加ROM数字源、逻辑选通开关和二选一开关；将ROM数字源、逻辑选通开关、二选一开关设置在ADC芯片和DDR缓存模块之间；
(2)验证ADC芯片、逻辑选通开关、ROM数字源、并串转换芯片、固态存储器组成的ADC模拟链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到ADC模拟链路验证工作指令后，控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至并串转换芯片进行并串变换，将变换后的高速串行数据送至固态存储器存储；
(3)将固态存储器存储的数据进行数模转换(或用仿真系统如MATLAB将固态存储器存储的数据制成模拟信号波形)，得到模拟信号，将该模拟信号与ADC芯片接收的雷达模拟回波信号对比，若相同则判定ADC模拟链路正常工作，若不相同则判定ADC模拟链路工作不正常；
(4)验证由逻辑选通开关、ROM数字源、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器组成的硬件数字链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到数字链路验证工作指令后，控制逻辑选通开关选通数字源数据送至二选一开关，并控制二选一开关将数字源数据送至DDR缓存模块存储；
(5)数据压缩模块读取DDR缓存中存储的数字源数据，并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储并输出；
(6)在仿真系统中建立数字链路的仿真模型，将仿真得到的固态存储器存储并输出的仿真结果与硬件数字链路中固态存储器存储并输出的结果进行比对，若相同则判定硬件数字链路正常工作，若不相同则判定硬件数字链路工作不正常；
(7)验证由ADC芯片、逻辑选通开关、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片和固态存储器组成的硬件正常数模混合链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到正常数模混合链路验证工作指令后，控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至二选一开关，并控制二选一开关将雷达数字回波信号送至DDR缓存模块存储；
(8)数据压缩模块读取DDR缓存中存储的雷达数字回波信号，并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储并输出；
(9)在仿真系统中建立正常数模混合链路的仿真模型，将硬件正常数模混合链路中固态存储器储并输出的结果进行解压缩，与ADC芯片接收的雷达模拟回波信号进行对比，若相同则判定硬件正常数模混合链路正常工作，若不相同则判定硬件正常数模混合链路工作不正常。
所述的ROM数字源是使用FPGA中的Block Memory Generator IP核实现。
所述ROM数字源存储的数字回波信号为线性调频信号。
所述的ROM数字源包括ROM，ROM的位宽为64bit。
所述的逻辑选通开关和二选一开关可以通过上位机控制实现数模混合电路数据通路之间的切换。
本发明与现有技术相比的优点在于：
(1)本发明方法与现有技术相比，通过在FPGA中增加ROM数字源的方法，能够实现对高速数模混合电路进行定量分析验证；
(2)本发明方法与现有技术相比，通过上位机控制逻辑选通开关和二选一开关，实现数模混合电路数据通路之间的快速切换验证；
(3)本发明方法与现有技术相比，能在不改变当前FPGA程序的状态下，快速对高速数模混合电路数据链路中存在的问题进行定位和分析，避免FPGA重新布局布线可能引入的新问题，加大问题排查的难度；
(4)本发明方法实现简单，资源消耗少，测试方便快捷，提高了雷达信号处理器高速数模混合电路验证的效率；
附图说明
图1是本发明雷达信号处理器数据流框图。
图2是本发明增加数字源和逻辑选通开关及二选一开关后数据流框图
具体实施方式
本发明的基本思路为：提出一种雷达信号处理器高速数模混合电路的验证方法，该方法在FPGA中增加ROM数字源、逻辑选通开关和二选一开关，ROM数字源存储一组雷达数字回波信号的数字源，逻辑选通开关和二选一开关根据不同工作模式指令，通过上位机控制进行相应逻辑选择，实现数模混合电路数据通路之间的切换，能在不改变当前FPGA程序的状态下，对高速数模混合电路进行定量分析验证，便于在雷达信号处理器系统联试过程中快速对数模混合电路数据链路的正确性进行验证。该方法实现简单，资源消耗少，测试方便快捷，便于问题的定位和解决，提高高速数模混合电路的验证效率，适用于雷达信号处理器高速数模混合电路数据链路正确性的验证。
下面结合附图对本发明作进一步详细的描述。
本发明是针对一种雷达信号处理器高速数模混合电路进行验证，如图1所示，该电路包括：ADC芯片、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器；DDR缓存模块、数据压缩模块在FPGA中；
ADC芯片接收雷达模拟回波信号，并将该雷达模拟回波信号进行模数转换为雷达数字回波信号送至DDR缓存模块，优选方案为：雷达模拟回波信号为基带信号，最大带宽为400MHz，根据奈奎斯特采样定理，要求ADC芯片的采样率大于等于两倍信号带宽即800MHz，采样率越高，数模转换后恢复出来的雷达模拟回波信号质量越好，但同时带来的代价是存储数据量的加大，综合考虑我们选择ADC芯片的采样率为960MHz；
DDR缓存模块，将ADC芯片送来的雷达数字回波信号进行存储，优选方案为：DDR缓存模块：包括两个DDR；分别DDR1和DDR2；将DDR1划分为32个存储区域，将DDR2划分为32个存储区域；雷达数字回波信号包含多个脉冲，每个脉冲包括16384个以上的数据，将雷达数字回波信号中的脉冲每64个分成一组，形成多组脉冲，第一组中的前32个脉冲按时间顺序依次分别存储到DDR1的1～32个对应的区域中，将第一组中的后32个脉冲按时间顺序依次分别存储到DDR2的1～32个对应的区域中，数据压缩模块读取DDR1的1～32区域中每个区域的前32个数据，顺序排列形成数据序列11，读取DDR1的1～32区域中每个区域的33～64位数据，顺序排列形成数据序列12，读取DDR1的1～32区域中每个区域的65～96位数据，顺序排列形成数据序列13，….，以此类推每次读取1～32区域中每个区域的32位数据，直至DDR1中的所有数据读完，形成M1个数据序列；
然后，数据压缩模块读取DDR2的1～32区域中每个区域的前32个数据，顺序排列形成数据序列21，读取DDR2的1～32区域中每个区域的33～64位数据，顺序排列形成数据序列22，读取DDR2的1～32区域中每个区域的65～96位数据，顺序排列形成数据序列23，….，以此类推每次读取1～32区域中每个区域的32位数据，直至DDR2中的所有数据读完，形成M2个数据序列；
在读取DDR1、DDR2中的所有数据的同时，第二组中的前32个脉冲按时间顺序依次分别存储到DDR1的1～32个对应的区域中，将第二组中的后32个脉冲按时间顺序依次分别存储到DDR2的1～32个对应的区域中，数据压缩模块读取DDR1的1～32区域中每个区域的前32个数据，顺序排列形成数据序列11，读取DDR1的1～32区域中每个区域的33～64位数据，顺序排列形成数据序列12，读取DDR1的1～32区域中每个区域的65～96位数据，顺序排列形成数据序列13，….，以此类推每次读取1～32区域中每个区域的32位数据，直至DDR1中的所有数据读完，形成M1个数据序列；
然后，数据压缩模块读取DDR2的1～32区域中每个区域的前32个数据，顺序排列形成数据序列21，读取DDR2的1～32区域中每个区域的33～64位数据，顺序排列形成数据序列22，读取DDR2的1～32区域中每个区域的65～96位数据，顺序排列形成数据序列23，….，以此类推每次读取1～32区域中每个区域的32位数据，直至DDR2中的所有数据读完，形成M2个数据序列；
以此类推，直至最后一组的32个脉冲存储至DDR1或DDR2，数据压缩模块读取DDR1或DDR2中的所有数据，形成M1或M2个数据序列；
数据压缩模块，不断读取DDR缓存模块送来的数据序列，对雷达数字回波信号形成的所有数据序列进行数据压缩，得到并行压缩数据，将并行压缩数据送至并串转换芯片，优选方案为：数据压缩算法采用分块自适应量化(BAQ，Block Adaptive Quantization)算法，该算法是一种适用于雷达数字回波数据的压缩方法，它在均方意义信号失真最小的前提下，根据信号的幅度变化对回波数据进行自适应量化，常用的量化比有8:3压缩和8:4压缩，综合考虑雷达信号处理器性能指标和数据量大小，我们选择量化比为8:3压缩的量化；
并串转换芯片接收数据压缩模块送来的并行压缩数据，进行并串转换后得到高速(2Gbps以上的)串行压缩数据，送至固态存储器；
固态存储器，接收并串转换芯片送来的高速串行压缩数据，将压缩数据进行储存。
为验证上述的雷达信号处理器高速数模混合电路，雷达模拟回波信号经ADC芯片进行模数转换后，无法定量验证DDR缓存模块和数据压缩模块处理的正确性，提出一种雷达信号处理器高速数模混合电路的验证方法，如图2所示，其实现方法包括步骤如下：
(1)在FPGA中增加ROM数字源、逻辑选通开关和二选一开关；将ROM数字源、逻辑选通开关、二选一开关设置在ADC芯片和DDR缓存模块之间；ROM数字源存储的数字回波信号为线性调频信号；ROM数字源包括ROM，ROM的位宽为64bit，与DDR位宽相对应，ROM深度为4096～16384，为了减少FPGA中消耗的存储资源，采用ROM深度为4096，循环读取ROM中的数据；
(2)验证ADC芯片、逻辑选通开关、ROM数字源、并串转换芯片、固态存储器组成的ADC模拟链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到ADC模拟链路验证工作指令后，控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至并串转换芯片进行并串变换，将变换后的高速串行数据送至固态存储器存储；
(3)将固态存储器存储的数据进行数模转换，得到模拟信号，将该模拟信号与ADC芯片接收的雷达模拟回波信号对比，在比对过程中将模拟回波信号的幅度按-128～128进行归一化量化(即将模拟回波信号的最小幅值设为-128，最大幅值设为128，即产生256个量化单位)，若模拟信号波形和ADC芯片接收的雷达模拟回波信号波形上同一时刻的点相差在15个量化单位以内，则判定ADC模拟链路正常工作，若超出15个量化单位，则认为模拟信号上出现毛刺，判定ADC模拟链路工作不正常；
(4)验证由逻辑选通开关、ROM数字源、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器组成的硬件数字链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到数字链路验证工作指令后，控制逻辑选通开关选通数字源数据送至二选一开关，并控制二选一开关将数字源数据送至DDR缓存模块存储；
(5)数据压缩模块读取DDR缓存中存储的数字源数据，并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储并输出；
(6)在仿真系统中建立数字链路的仿真模型，该仿真模型包括DDR缓存模块、数据压缩模块、并串变换及固态存储器存储的实现处理方法，输入数据为ROM数字源存储的雷达数字回波信号的数字源，在MATLAB仿真系统中模拟硬件读取ROM数字源的方法循环读取雷达数字回波信号数字源数据，将读取的数据按照DDR缓存模块存储数据的方法存入相应的寄存器，然后在MATLAB中编程实现BAQ压缩算法，从相应寄存器中读取雷达数字回波信号数据进行数据压缩，并进行并串变换后存储，输出数据为存储器存储后的仿真结果，将该仿真结果与硬件数字链路中固态存储器存储并输出的结果进行比对，若相同则判定硬件数字链路正常工作，若不相同则判定硬件数字链路工作不正常，该方法能实现对高速数模混合电路进行定量分析验证，及时识别出数字链路可能出现的数据单BIT误码问题，提高了高速数模混合电路验证的效率；
(7)验证由ADC芯片、逻辑选通开关、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片和固态存储器组成的硬件正常数模混合链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到正常数模混合链路验证工作指令后，控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至二选一开关，并控制二选一开关将雷达数字回波信号送至DDR缓存模块存储；
(8)数据压缩模块读取DDR缓存中存储的雷达数字回波信号，并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储并输出；
(9)在仿真系统中建立正常数模混合链路的仿真模型，该仿真模型包括BAQ解压缩算法模型和数模转换模型(或用仿真系统如MATLAB将解压缩后的数据制成模拟信号波形)，输入数据为硬件正常数模混合链路中固态存储器存储并输出的数据，在MATLAB仿真系统中编程实现BAQ解压缩算法，并行读取固态存储器存储并输出的数据，进行BAQ解压缩后将数据制成模拟信号波形，将制成的模拟信号波形与ADC芯片接收的模拟回波波形按步骤(3)进行比对，若模拟信号波形和ADC芯片接收的雷达模拟回波信号波形上同一时刻的点相差在15个量化单位以内，则判定硬件正常数模混合链路正常工作，若超出15个量化单位，则认为模拟信号上出现毛刺，判定硬件正常数模混合链路工作不正常；此时，通过上位机设置ADC模拟链路验证工作指令或数字链路验证工作指令，对ADC模拟链路或数字链路进行分别验证，可快速对毛刺问题进行定位。
本发明通过增加ROM数字源、逻辑选通开关和二选一开关的方法，通过上位机的控制，在不改变当前FPGA程序的状态下，实现数模混合电路的快速切换验证，并且能对数字电路进行定量验证分析，有效解决传统方法往往需要更改FPGA程序对模拟电路和数字电路进行独立分析验证的问题，避免了FPGA重新布局布线可能引入的新问题，提高了雷达信号处理器高速数模混合电路验证的效率。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (5)

1.一种雷达信号处理器高速数模混合电路的验证方法，其特征在于包括步骤如下：
(1)在FPGA中增加ROM数字源、逻辑选通开关和二选一开关；将ROM数字源、逻辑选通开关、二选一开关设置在ADC芯片和DDR缓存模块之间；
(2)验证ADC芯片、逻辑选通开关、ROM数字源、并串转换芯片、固态存储器组成的ADC模拟链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到ADC模拟链路验证工作指令后，控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至并串转换芯片进行并串变换，将变换后的高速串行数据送至固态存储器存储；
(3)将固态存储器存储的数据进行数模转换，得到模拟信号，将该模拟信号与ADC芯片接收的雷达模拟回波信号对比，若相同则判定ADC模拟链路正常工作，若不相同则判定ADC模拟链路工作不正常；
(4)验证由逻辑选通开关、ROM数字源、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器组成的硬件数字链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到数字链路验证工作指令后，控制逻辑选通开关选通数字源数据送至二选一开关，并控制二选一开关将数字源数据送至DDR缓存模块存储；
(5)数据压缩模块读取DDR缓存中存储的数字源数据，并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储并输出；
(6)在仿真系统中建立数字链路的仿真模型，将仿真得到的固态存储器存储并输出的仿真结果与硬件数字链路中固态存储器存储并输出的结果进行比对，若相同则判定硬件数字链路正常工作，若不相同则判定硬件数字链路工作不正常；
(7)验证由ADC芯片、逻辑选通开关、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片和固态存储器组成的硬件正常数模混合链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到正常数模混合链路验证工作指令后，控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至二选一开关，并控制二选一开关将雷达数字回波信号送至DDR缓存模块存储；
(8)数据压缩模块读取DDR缓存中存储的雷达数字回波信号，并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储并输出；
(9)在仿真系统中建立正常数模混合链路的仿真模型，将硬件正常数模混合链路中固态存储器储并输出的结果进行解压缩，与ADC芯片接收的雷达模拟回波信号进行对比，若相同则判定硬件正常数模混合链路正常工作，若不相同则判定硬件正常数模混合链路工作不正常。
2.根据权利要求1所述的一种雷达信号处理器高速数模混合电路的验证方法，其特征在于：所述的ROM数字源是使用FPGA中的Block Memory Generator IP核实现。
3.根据权利要求1或2所述的一种雷达信号处理器高速数模混合电路的验证方法，其特征在于：所述ROM数字源存储的数字回波信号为线性调频信号。
4.根据权利要求1或2所述的一种雷达信号处理器高速数模混合电路的验证方法，其特征在于：所述的ROM数字源包括ROM，ROM的位宽为64bit。
5.根据权利要求1所述的一种雷达信号处理器高速数模混合电路的验证方法，其特征在于：所述的逻辑选通开关和二选一开关可以通过上位机控制实现数模混合电路数据通路之间的切换。
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