CN106340491A - 用于制造半导体器件裸片的方法 - Google Patents

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Abstract

本公开涉及用于制造半导体器件裸片的方法。在一个实施例中，晶片包括多个裸片区域，每个裸片区域包括半导体器件并且专用于变成单独的裸片。裸片区域设置在晶片的第一面上，并且其中相邻的裸片区域彼此分开。第一沟槽和第二沟槽形成在相邻的裸片区域之间的第一面上。第一沟槽和第二沟槽通过隆起部彼此间隔开。第三沟槽设置在晶片的第二面上的隆起部上方。

Description

用于制造半导体器件裸片的方法
技术领域
本公开涉及制造诸如集成电路之类的半导体器件。
背景技术
许多半导体器件由硅晶体制成。通常，晶体被切割成薄片，所谓的晶片。在处理晶片期间，在晶片上形成半导体器件的多个实例，例如，集成电路。每个半导体器件(诸如每个集成电路)在晶片上限定出有源区域。在晶片将被划分为多个裸片作为单独的半导体产品时，裸片或者“即将成为的裸片”在晶片上限定出单独的裸片区域，每个裸片区域可以包括一个或者多个有源区域。在本文中，为了简单起见，有源区域也将称为裸片区域或者芯片区域；然而，应理解，裸片区域或者芯片区域可以包括多个半导体器件(诸如在一个有源区域内或者位于若干有源区域中的若干集成电路)。由此，在晶片上创建多个裸片区域。
在处理晶片的稍后步骤中，从在裸片区域之间的空间中的一些空间去除晶片材料，从而沿着所谓的划线在晶片中形成沟槽。通常，通过沿着划线折断、锯切或者切割晶片来使设置在晶片上的多个裸片区域彼此最终分离以形成所谓的裸片，裸片分别包括半导体器件(诸如集成电路)。
晶片切片是一种在处理晶片之后从半导体的晶片分离裸片的工艺。该切片工艺可以通过划片和折断、通过机械锯切、通过在研磨之后进行切片、通过蚀刻或者通过激光切割来实现。裸片区域例如均被设置为在制造电路芯片的进一步步骤期间保持裸片的裸片框架。在切片工艺之后，将单独的硅芯片包封到芯片载体中和/或设置到芯片载体上，诸如封装体、印刷电路板、部件壳体等，这些芯片载体然后适合用于建立电子设备(诸如计算机等)。
通常，除了诸如形成在裸片上的集成电路(在本文中也分别称为“裸片半导体器件”和“裸片集成电路”)之类的半导体器件之外，在晶片上形成其它结构，例如，以便用于晶片测试，例如其它电路装置。最终，例如，在完成的集成芯片产品中，可以省掉诸如电路装置之类的其它结构。可以将其它结构(在本文中也称为“晶片电路装置”)分配在晶片的划线部分中。然而，将晶片电路装置分配在划线部分中可能有问题，因为并非使晶片的即将成为的裸片分离以便形成裸片的每种方法都可以与其它结构的金属元素和晶片电路装置的金属一起执行。在一些解决方案中，将晶片电路装置设置在晶片的专用部分中，也称为插入式(drop-in)芯片。顾名思义，插入式芯片也不能用于产生半导体器件产品。
发明内容
在一个方面中，在本文中公开了一种用于制造半导体器件的方法。该方法包括：提供包括多个裸片区域的晶片，该多个裸片区域形成在晶片的第一面上以成为单独的裸片。相邻的裸片区域彼此分开。该方法进一步包括：在第一面上，在相邻的裸片区域之间，形成通过隆起部彼此间隔开的第一沟槽和第二沟槽；以及在晶片的第二面上，形成位于隆起部上方第三沟槽。
在另一方面中，公开了一种用于制造半导体器件的设备。在某些实施方式中，该设备被配置为保持晶片，该晶片包括多个裸片区域，每个裸片区域成为单独的裸片。在某些实施例中，裸片区域形成在晶片的第一面上。相邻的裸片区域彼此分开。该晶片进一步包括：在第一面上，在相邻的裸片区域之间的第一沟槽和第二沟槽，该第一沟槽和第二沟槽通过隆起部彼此间隔开。在某些实施方式中，该设备被配置为在晶片的第二面上形成第三沟槽，该第三沟槽位于隆起部上方。
附图说明
附图被包含进来以提供对本发明的进一步理解，被纳入并且组成本说明书的一部分。附图图示了本发明的实施例，并且与说明书一起用于说明本发明的原理。
图1是示意性图示了使用根据某些实施例的方法进行处理的晶片的一部分的透视图的图。
图2是示意性图示了根据某些实施方式进行处理的晶片的一部分的截面侧视图的图。
图3是示意性图示了根据某些实施方式进行处理的晶片的一部分的截面侧视图的图。
图4是示意性图示了根据某些实施方式进行处理的晶片的一部分的截面侧视图的图。
图5是示意性图示了根据某些实施方式进行处理的晶片的一部分的截面侧视图的图。
图6是示意性图示了根据某些实施方式进行处理的晶片的一部分的截面侧视图的图。
图7是示意性图示了根据某些实施方式的源自晶片的裸片的多个部分的截面侧视图的图。
图8是示意性图示了根据某些实施方式的裸片的截面侧视图的图。
图9是图示了在根据某些实施方式的过程中的示例性动作流程的图。
附图中的元件相对于彼此并不一定是按比例绘制而成。如在本文中所使用的，贯穿本说明书，类似的术语表示类似的元件。类似的附图标记表示对应的相似部分。因为根据本发明的实施例的部件可以以多个不同的定向进行定位，所以可以出于说明之目的而使用方向术语，然而这绝非是限制性的，除非另有明确规定。根据本发明的其它实施例和本发明的预期优点将更容易理解，因为通过参照以下详细的描述它们变得更好理解。应理解，在不偏离脱离本发明的范围的情况下，可以使用其它实施例或者可以做出结构上或逻辑上的改变。因此，以下详细说明不应被视为具有限制性意义，并且本发明的范围由所附权利要求书限定。
具体实施方式
下面，参照附图公开了实施例、实施方式和相关联的效果。
图1是示意性图示了使用根据某些实施例进行处理的晶片100的一部分的透视图的图。
晶片100包括例如多个集成电路，在某些实施例中，该多个集成电路将被各自包括在单独的集成电路芯片中作为半导体器件产品。更加具体地，在某些实施例中，集成电路将被各自设置在单独的裸片上以便形成集成电路芯片。在本文中，这种集成电路也称为裸片集成电路，如下文更详细说明的那样。然而，应理解，虽然在本文中参照了集成电路，但是该参照仅仅用于陈述示例。根据本公开的技术也可以用于制造形成在裸片上的可以包括或者可以不包括集成电路的其它半导体器件。其它半导体器件可以是例如晶体管、电容、电感、机械装置、微机电系统(MEMS)等。可以实施各种技术，其中在制造期间的一些阶段通常形成在晶片上的项在结构上彼此分开。例如，在本文中公开的技术可以用于制造分立的芯片，诸如电容、晶体管、电感(诸如线圈)、MEMS和包括微机械部件的其它装置等。
晶片100至少设置有第一层(衬底层110)和第二层(介电层120)。如在本文中所使用的，介电层120提供晶片100的正面，而衬底层110提供晶片100的背面。
晶片100的衬底层110包括衬底材料。在某些实施例中，衬底层110包括硅作为衬底材料。在某些实施例中，衬底层110基本上由硅制成。在某些实施例中，在衬底层110中的材料是晶态的。在某些实施例中，包括在衬底层110中的硅是晶态的。在某些实施例中，衬底层110的材料实质上是单晶的。
晶片100的介电层包括半导体器件。在本示例中，介电层120包括集成电路，该集成电路包括电路元件和被配置为耦合电路元件的耦合元件。例如，在某些实施例中，一些电路元件被设置为晶体管。例如，在某些实施例中，一些耦合元件被设置为金属线。在某些实施中，介电层120包括介电材料，例如氧化物(诸如氧化硅)。集成电路嵌入在介电材料中。在某些实施例中，在衬底层110与介电层120之间的边界130在功能上未被明确定义，因为衬底层110的面朝介电层120的部分可以掺杂有颗粒(诸如离子)，以在掺杂区域中建立预定半导电性质或者导电性质，或者形成电路装置的实质上设置在介电层120中的部分。
在某些实施例中，通过包含以下步骤中的一个或多个的工艺来产生具有嵌入在介电材料中的集成电路和/或其它半导体器件的介电层120：进行掺杂以在被掺杂的材料中实现预定半导电性质；沉积和/或生长介电材料(诸如氧化物)，沉积金属；沉积抗蚀剂，即光敏保护材料；使抗蚀剂固化；发射出通过掩模影响抗蚀剂的辐射；进行折射或者衍射；选择性地使抗蚀剂曝光于辐射；选择性地去除抗蚀剂，进行干法蚀刻以选择性地去除氧化物；对抗蚀剂进行湿法蚀刻以使经图案化的氧化物露出；进行清洁。当形成集成电路时，可以重复使用该工艺及其变型。
介电层120包括若干所谓的有源部分121，在本文中也称为芯片区域。在某些实施例中，每个有源部分121包括至少一个裸片半导体器件(诸如裸片集成电路)。有源部分121将在下文中将描述的切片工艺中与其它有源部分121分离，以便获得多个裸片。由此，一个裸片与形成有裸片的相应裸片集成电路一起形成一个集成电路芯片，从而多个裸片提供多个集成电路芯片。一般而言，取决于形成有裸片的裸片半导体产品，该多个裸片提供多个半导体器件产品。
在某些实施例中，有源部分121包括止裂阻挡层，该止裂阻挡层设置在裸片半导体器件(即在本示例中，裸片集成电路)的外围。在某些实施例中，止裂阻挡层至少部分地围绕裸片集成电路，并且用于使在裸片边界或者裸片壁处开始的裂纹停止朝着裸片集成电路传播。到达裸片集成电路的裂纹可能损害裸片集成电路的功能，因为裂纹可以严重修改受裂纹影响的电路元件的电性质。例如，替代提供接近零的电阻，折断了的线可能具有接近零的导电率。
有源部分121通过切片部分122彼此间隔开。在本文中，切片部分区域也可以称为切片区域、切片通道、切口通道、划线部分、切片道、划线道和锯切线。应理解，即使示例示出了切片区域以形成矩形阵列图案，本公开既不限于任何矩形阵列图案也不限于被形成为直线的任何切片区域。某些实施例实施任意几何形状的切片图案。任意的几何形状可以通过设计来确定，或者是由工艺和/或掩模设计允许的一定程度的随机性引起的结果。在本文中所公开的各种技术可以用于例如提供在切片道中的弯曲，或者图案以通过具有不同大小的至少两个裸片的晶片来制造裸片。
在某些实施例中，切片部分122包括结构元件和/或电路装置，该结构元件和/或电路装置用于测量和/或晶片测试。在本文中，具体而言，设置在晶片上的作为除了裸片集成电路装置之外的其它电路装置的这种电路装置也称为晶片电路装置。至少在某些实施例中，由于晶片电路装置的使用受限于成片的晶片的存在，所以该电路装置连同在切片部分中的结构元件可能在晶片的切片中丢弃。
图2是示意性图示了根据某些实施方式进行处理的与在图1中示出的晶片100相似的晶片200的一部分的截面侧视图的图。晶片200包括衬底210和介电层220，该介电层220具有由切片部分222分离的有源部分221。有源部分221分别包括嵌入在电介质中和在衬底210的至少一部分中的裸片集成电路225和/或另一半导体器件。应注意，在本文中，附图在没有关于裸片集成电路225的任何细节的情况下示出了衬底210。由此，作为示例性裸片半导体器件的裸片集成电路用箭头表示，出于示例性图示的目的，该箭头总体指向集成电路225的一些结构元件。具体而言，集成电路225包括金属线226。在示出的示例性实施例中，晶片200包括边界层230，该边界层230在衬底210与介电层220之间。然而，这仅仅是一个示例。在某些实施例中(未示出)，在衬底210与介电层220之间不存在边界层。
切片部分222包括成对的沟槽241和242，其中，根据某些实施方式，将介电材料实质上完全向下去除至由衬底210的表面或者由衬底210的面朝介电层220的涂层或者由在衬底210与介电层220之间的一些其它边界层230提供的底。虽然在本文中边界层230作为连续层示出，但是应理解，边界层230可以不连续地构成。也应理解，本领域技术人员可以设想其它实施方式，其中，在朝着衬底210的方向上从沟槽的介电材料的去除不一路延伸至边界层230，或者其中，该去除延伸到边界层230之外并且涵盖衬底210的一些材料。切片部分222进一步包括隆起部240，该隆起部240设置在成对的沟槽241和242之间。隆起部240包括集成电路装置和/或被配置用于例如在测试晶片中使用的其它结构，在本文中统称为“晶片电路装置”，并且嵌入在介电层220的介电材料235中。具体而言，在某些实施例中，隆起部240包括金属结构，该金属结构抵抗用于在介电层220中形成成对的沟槽241和242的这种蚀刻。
图3是示意性图示了根据某些实施方式进行处理的晶片200的一部分的截面侧视图的图。与在图2中的晶片200的图示相比，晶片200将被胶合至在图3中描绘出的在晶片200上方逼近的载体板350。因此，胶水360遍布介电层220。具体而言，胶水360也填充沟槽241和242，并且覆盖隆起部240的开放面。
图4是示意性图示了根据某些实施方式进行处理的晶片200的一部分的截面侧视图的图。在图4中，晶片200示出为被翻转，从而使得衬底210面朝上，而介电层220面朝下。与在图3中的晶片200的图示相比，晶片200现在胶合至载体板350。因此，胶水层360设置在介电层220与载体板350之间。在某些实施例中(未图示)，粘合带设置在介电层与载体板之间，以便将载体板贴附至介电层。具体而言，在沟槽241和242中，形成相应的胶水隆起部446和447，该胶水隆起部446和447并排粘附至隆起部240。进一步地，与在图2中图示的实施方式相比，在如图4图示的实施方式中，在某些实施例中，衬底210更薄。在某些实施方式中，晶片200由此准备好以对晶片200执行切片蚀刻。
图5是示意性图示了根据某些实施方式进行处理的晶片200的一部分的截面侧视图的图。与在图4中的晶片200的图示相比，晶片200包括切片沟槽537，该切片沟槽537穿过衬底210向下延伸至边界层230。实质上，切片沟槽537的底538延伸跨过隆起部240并且也跨过胶水隆起部446和447的与隆起部240并排形成的至少一部分。由此，换言之，切片沟槽537突出到成对的沟槽241、242中的两个沟槽241、242的被示出为形成在例如在图2中图示的晶片200的有源部分221之间的切片部分222中的部分上。
图6是示意性图示了根据某些实施方式进行处理的如图5中所准备的晶片200的一部分的截面侧视图的图。与在图5中的晶片200的图示相比，晶片200的衬底210粘附至粘合带，该粘合带包括柔性载体层670和粘合层680。进一步与在图5中的晶片200的图示相比，该布置被上下翻转，并且根据某些实施方式，由此准备好去除载体板350和胶水层360。
图7是示意性图示了裸片791的粘附至如图6所示的粘合带的粘合层680的部分的截面侧视图的图。裸片791源自晶片200(在图7中未示出)，并且对应于即将成为的裸片，即，在本示例中，对应于晶片200的有源部分221。裸片791分别包括裸片半导体器件，诸如在示出的示意性实施例中的裸片集成电路225。进一步地，包括晶片电路装置的丢弃部分792被示出为从形成在裸片791之间的切片通道722去除。在某些实施方式中，裸片791由此准备好拾取，例如，分别设置到引线框架(在图7中未示出)。
图8是示意性图示了根据某些实施方式的裸片的截面图的图。根据某些实施方式，通过拾取设备896来保持裸片791。在图8中图示的拾取设备896仅仅是一个示例。本领域技术人员可以设想使用其它拾取设备，例如使用被配置为吸住裸片表面的低压拾取设备。本领域技术人员也可以设想不使用任何拾取设备，例如，在裸片被设置为块产品的情况下。拾取设备896被配置为当裸片791通过粘合层680而贴附至粘合带的柔性载体层670时抓取裸片791。在某些实施方式中，拾取设备896进一步被配置为从粘合带提升裸片791。在某些实施方式中，拾取设备896被配置为例如将裸片791设置到引线框架(在图8中未示出)。在其它实施方式中，拾取设备896可以将裸片791设置到法兰、到印刷电路板、到例如待用作裸片的一堆单片化的裸片等。在某些实施方式中(在图8中未图示)，拾取设备896被配置为从粘合带同时抓取多个裸片791并且提升裸片791。
图9是图示了根据某些实施方式的在用于进行切片的工艺中的示例性动作流程的流程图。例如，可以如上面参照图1所描述的那样对晶片100执行该工艺。下面将参照图2至图8对切片工艺的示例性实施方式进行说明。
在S10，对晶片200的正侧执行蚀刻，例如干法蚀刻。更加具体地，在某些实施例中，执行干法蚀刻以对在设置在有源部分221之间的切片部分222中的成对的沟槽241、242进行蚀刻。应理解，干法蚀刻仅仅是用于形成成对的沟槽241和242的示例性方法。本公开不应理解为限于使用干法蚀刻工艺来形成成对的沟槽241和242。而是，本领域技术人员可以使用另一方法来形成成对的沟槽241和242，诸如湿法蚀刻。如上文所说明的，本领域技术人员可以设想沟槽的适当深度。在某些实施方式中，如图2所示，执行去除用于形成成对的沟槽241和242的介电材料向下至由衬底210的表面、或者由衬底210的面朝介电层220的涂层或者由在衬底210与介电层220之间的一些其它边界层230提供的底。在其它实施例中，在图2中未示出，在朝着衬底210的方向上从沟槽241、242去除介电材料不一路执行至边界层230。在某些实施例中，在图2中未示出，执行在朝着衬底210的方向上从沟槽241、242去除介电材料超过了边界层230，并且涵盖了衬底210的一些材料。虽然有源部分221分别包括嵌入在电介质中的裸片集成电路225、形成在沟槽241与242之间的隆起部240，但是在某些实施例中，还包括金属线，该金属线嵌入在介电层220的介电材料235中。
在S20，胶水360遍布介电层220。在图3中图示了示例性实施方式。在备选实施例中，使用粘合带，而非胶水。具体而言，胶水360也填充沟槽241、242。朝着该布置挤压载体板350，其中介电层220被胶水360覆盖。由此，将载体板350胶合至晶片正侧。由此，胶水层360形成在介电层220与载体板350之间。具体而言，如图4所示，在沟槽241和242中，形成相应的胶水隆起部446和447，该胶水隆起部446和447并排粘附至隆起部240。在某些实施例中，具有晶片200的该布置被翻转，如图4所示。由此，衬底210面朝上。
在S30，在某些实施例中，对衬底210执行晶片减薄。例如，对衬底210执行蚀刻或者磨损方法，从而跨衬底210的背侧去除衬底材料。如在图4的示例性图示所示，在某些实施例中，衬底210比先前更薄。在某些实施方式中，晶片200由此提供对晶片200执行切片蚀刻。
在S40，在某些实施例中，对晶片200执行切片。在某些实施方式中，如在图5中图示的示例中，对晶片背侧(即，对衬底210的在图示的示例中未被介电层220覆盖的一面)执行等离子体切片，特别是Bosch蚀刻。应理解，在其它实施方式中，衬底的两面可以被介电层覆盖。本领域的技术人员可以设想使用除了Bosch蚀刻之外的工艺以便执行蚀刻切片。等离子体切片形成切片沟槽537，在某些实施方式中，该切片沟槽537完全延伸通过晶片衬底210，在该示例中，向下延伸至边界230至切片沟槽537的底538。在某些实施方式中，底538跨越隆起部240并且也跨越胶水隆起部446和447的与电介质隆起部240并排形成的至少一部分。由此，换言之，切片沟槽537突出到成对的沟槽241、242中的两个沟槽的形成在例如在图2中图示的晶片200的有源部分221之间的部分上。在某些实施方式中，在介电层220中形成成对的沟槽241、242之前，形成在衬底210中的切片沟槽537。在某些实施例中，沉积硬掩模在已经描述的其它晶片处理之前进行，特别是当与附加的光刻工艺组合以对至少在划线区域/部分中的硬掩模进行图案化时。至少一个效果可以是例如可以不需要对晶片200的正侧执行蚀刻，例如干法蚀刻。
在S50，在某些实施方式中，将该布置安装在载体带上，该载体带具有设置有如在图6中示出的示例中的粘合层680的柔性载体层670。在某些实施例中，再次，该布置上下翻转并且由此准备好去除胶水层360。
在S60，去除载体板350。在某些实施方式中，从胶水层360去除载体板350，从而使得胶水层360保留在介电层220上方的位置中，如图7所示。在某些实施方式中，连同胶水层360(在附图中未示出)去除载体板350。仍然在S60，去除胶水层360。如在图7中图示的示例中，裸片791保留下来粘附至粘合带的粘合层680，而连同胶水隆起部446、447提升丢弃部分792。裸片791与晶片200的有源部分221对应，并且包括裸片半导体器件，诸如裸片集成电路225。与之形成对照，丢弃部分792包括不再需要的晶片电路装置。
在S70，在某些实施方式中，拾取裸片791，例如，如图8所示，通过拾取设备896来抓取和保持，以将其设置到引线框架。由此，拾取设备从粘合带的粘合层680去除裸片791，在某些实施方式中，一个接一个的去除，而在其它实施方式中，一次去除多个裸片。
进一步地，公开了根据各个方面的各种变型和实施例。下面，可以参照集成电路来论述根据本公开的技术的示例性方面和实施例。然而，如上文所说明的，应理解，根据本公开的技术可以用于制造半导体器件，诸如集成电路、晶体管、电容、电感、机械装置、微机电系统(MEMS)等，仅仅陈述几个示例。
在第一方面中，本发明涵盖了一种用于制造半导体器件的方法。由此，例如，该方法可以形成制造半导体器件芯片的部分。该方法包括：提供包括多个裸片区域的晶片，每个裸片区域包括半导体器件，诸如集成电路。在某些实施例中，裸片区域包括多个半导体器件。裸片区域专用于将裸片分离，并且由此，在本文中，也可以称为即将成为的裸片。
形成在裸片区域中的半导体器件在本文中可以称为裸片半导体器件。换言之，在本文中可以参照“裸片半导体器件”来表示源自晶片的将要成为半导体器件产品(例如待制造的集成电路芯片)的那些器件，与例如出于测试晶片的目的设置在晶片上的其它元件或者半导体器件相反，在本文中称为“晶片电路装置”，该“晶片电路装置”中的一些可以在切片之后，(即，在将晶片划分为裸片之后)丢弃。
裸片区域形成在晶片的第一面上。相邻的裸片区域彼此分开。该方法进一步包括：在第一面上，在相邻的裸片区域之间，形成第一沟槽和第二沟槽，该第一沟槽和第二沟槽通过隆起部彼此间隔开。至少一个效果可以是，隆起部可以包括在切片时将丢弃的晶片电路装置。例如，隆起部可以包括结构元件和/或测试电路装置，该结构元件和/或测试电路装置被配置为用于测量和/或测试晶片。在某些实施例中，隆起部提供直线结构，该直线结构与第一沟槽和第二沟槽的直壁实质上平行行进，例如，该第一沟槽和第二沟槽可以形成相邻的裸片半导体器件的设置在单独的即将成为的裸片的裸片区域中的边界。
某些实施例包括：在晶片的第二面上，形成第三沟槽，该第三沟槽在隆起部上方。措辞“在…上方”应理解为使得晶片翻转，第一面朝下。至少一个效果可以是，可以通过等离子体蚀刻来形成第三沟槽。
在某些实施例中，形成第三沟槽包括：形成足够宽以突出到第一沟槽的一部分上并且突出到第二沟槽的一部分上的沟槽。应理解，“突出”在本文中用在与切片操作的方向平行(即，与晶片的面实质上垂直)的视图的方向上。至少一个效果可以是，第三沟槽可以方便切片。在某些实施例中，执行形成第三沟槽直到第三沟槽底处于具有第一沟槽底和第二沟槽底中的至少一个的平面中为止。至少一个效果可以是，第三沟槽完成使晶片分成为相邻的裸片，该相邻的裸片包括裸片半导体器件。
在某些实施例中，隆起部包括金属。例如，隆起部可以包括晶片电路装置，特别是金属导线和/或过孔。在某些实施例中，隆起部包括结构元件，该结构元件被配置在待对晶片执行的测量中使用。在某些实施例中，隆起部包括测试电路装置，该测试电路装置被配置为测试晶片。
某些实施例包括，在形成第一沟槽和第二沟槽之后，将第一载体设置到晶片的第一面。在某些实施例中，第一载体是刚性的。至少一个效果可以是，载体晶片可以胶合至第一面以便向晶片提供载体，例如，以便在切片期间使用。某些实施例包括将第一载体胶合至晶片的第一面。某些备选实施例包括在形成第三沟槽之前在第一载体与晶片的第一面之间提供粘合带。某些实施例包括在形成第三沟槽之前在第二面处将晶片减薄。某些实施例包括，在将晶片减薄之后，对第二面执行由以下项构成的动作组中的至少一个动作：离子注入、化学机械抛光、破损去除、介电层沉积、背侧金属沉积。本领域的技术人员可以根据需要设计顺序，其中在已经形成了第三沟槽之前或者之后执行至少一个动作。
某些实施例包括，在形成第三沟槽之后，将第二载体设置到晶片的第二面。在某些实施例中，第二载体是柔性的。例如，粘合带可以粘附至晶片，特别地，以便在去除第一载体期间使用。至少一个效果可以是，粘合带在去除第一载体的同时保持裸片就位。在某些实施例中，在第二表面上的粘合带的粘合强度强于在在第一表面上的胶合的第一载体的粘合强度。至少一个效果可以是，可以在单片化的裸片粘附至第二载体的粘合剂的同时去除第一载体和胶水。
在某些实施例中，使用干法蚀刻来执行形成第一沟槽和第二沟槽。至少一个效果可以是，晶片上的机械应力保持足够低以抑制破裂。在某些实施例中，使用等离子体蚀刻来执行形成第三沟槽。在某些实施例中，使用Bosch蚀刻来执行形成第三沟槽。
在另一方面中，本发明涵盖了一种用于制造半导体器件的设备。该设备被配置为保持包括多个裸片区域的晶片，该多个裸片区域可以包括半导体器件，诸如集成电路。该裸片区域形成在晶片的第一面上，其中相邻的裸片区域彼此分开。该晶片进一步包括在第一面上在相邻的裸片区域之间的第一沟槽和第二沟槽。在某些实施例中，该设备被配置为形成第一沟槽和/或第二沟槽。在某些实施例中，该设备被配置为使用干法蚀刻来执行形成第一沟槽和第二沟槽。第一沟槽和第二沟槽通过隆起部彼此间隔开。至少一个效果是，隆起部可以包括在切片时将丢弃的晶片电路装置。例如，隆起部可以包括测试电路装置，该测试电路装置被配置为测试晶片。
在某些实施例中，该设备被配置为在晶片的第二面上形成第三沟槽，该第三沟槽在隆起部上方。在某些实施方式中，该设备被配置为执行等离子体蚀刻(诸如Bosch蚀刻)以便形成第三沟槽。在某些实施例中，第三沟槽足够宽以突出到第一沟槽的一部分上并且突出到第二沟槽的一部分上。至少一个效果可以是，第三沟槽可以方便切片。在某些实施例中，该设备被配置为执行形成第三沟槽直到第三沟槽底处于具有第一沟槽底和第二沟槽底中的至少一个的平面中为止。至少一个效果可以是，第三沟槽完成使晶片分成相邻的裸片，该相邻的裸片包括相应裸片半导体器件。在某些实施例中，隆起部包括金属。至少一个效果可以是，隆起部可以包括晶片电路装置。例如，隆起部可以包括测试电路装置，该测试电路装置被配置为测试晶片。
在某些实施例中，该设备被配置为在形成第一沟槽和第二沟槽之后，将第一载体设置到晶片的第一面。在某些实施例中，第一载体是刚性的。在某些实施例中，该设备被配置为将第一载体胶合至晶片的第一面。在某些实施例中，该设备被配置为在第一载体与晶片的第一面之间提供粘合带。在某些实施例中，该设备被配置为在形成第三沟槽之前将晶片减薄。在某些实施例中，该设备被配置为在减薄晶片之后，执行以下步骤中的至少一个步骤：离子注入、化学机械抛光、破损去除、介电层沉积、背侧金属沉积。在已经形成第三沟槽之前和/或之后，执行该至少一个步骤。在某些实施例中，该设备被配置为在已经形成第三沟槽之后，将第二载体设置到晶片的第二面。在某些实施例中，第二载体是柔性的并且具有粘合剂。
在又一方面中，本发明涵盖了一种包括多个裸片区域的晶片，每个裸片区域包括半导体器件。裸片区域形成在晶片的第一面上。在某些实施例中，裸片区域均为晶片的作为即将成为的裸片的单独的部分。例如，每个即将成为的裸片，一旦与其它即将成为的裸片分离，是用于提供半导体器件产品的裸片。相邻的裸片区域彼此分开。在第一面上，在相邻的裸片区域之间，第一沟槽和第二沟槽通过隆起部彼此间隔开。晶片进一步包括在第二面上的第三沟槽。在某些实施例中，第三沟槽足够宽以突出到第一沟槽和第二沟槽的一部分上。至少一个效果是，设置在晶片的第二面上的第三沟槽与设置在晶片的第一面上的第一沟槽和第二沟槽对准。
在又一方面中，本发明涵盖了一种半导体器件裸片。裸片的第一面部分包括半导体器件，该半导体器件至少部分地嵌入在介电材料中。裸片的第二面部分由半导体晶体组成。如在本文中所使用的，词语“组成”涵盖了“实质组成”，并且可以包括晶体的偶然的和/或其它的杂质，例如，具有功能杂质的掺杂区域或者其它部分。裸片在具有在介电材料与第二面部分之间的边界的平面中具有半导体晶体表面，该半导体晶体表面围绕被第一面部分覆盖的区域。在某些实施例中，半导体器件部分地嵌入在半导体晶体中。在某些实施例中，裸片包括边界层，该边界层设置在介电材料与半导体晶体表面之间。
在又一方面中，本发明涵盖了一种保持指令的计算机可读介质，当执行该指令时，该指令使一个或者多个处理器执行控制制造工具的方法的动作。该方法包括提供包括多个裸片区域的晶片。裸片区域形成在晶片的第一面上，并且均可以保持一个或者多个半导体器件。相邻的裸片区域彼此分开。该方法包括，在第一面上，在相邻的裸片区域之间，形成第一沟槽和第二沟槽，该第一沟槽和第二沟槽通过隆起部彼此间隔开。至少一个效果可以是，隆起部可以包括在切片时将丢弃的晶片电路装置。例如，隆起部可以包括测试电路装置，该测试电路装置被配置为测试晶片。在某些实施例中，隆起部提供直线结构，该直线结构与第一阱和第二阱的形成相邻的即将成为的裸片的边界的直壁平行行进。在某些实施例中，该方法包括，在晶片的第二面上，形成第三沟槽，该第三沟槽在隆起部上方。至少一个效果可以是，第三沟槽可以与设置在晶片的第一面上的第一沟槽和第二沟槽对准，以便跟随在晶片的第二面上的第一沟槽和第二沟槽。在某些实施方式中，当执行存储在介质上的代码时所执行的方法包括：使用等离子体蚀刻步骤来形成第三沟槽。在某些实施方式中，当执行存储在介质上的代码时所执行的方法包括：使用Bosch蚀刻步骤来形成第三沟槽。在某些实施例中，第三沟槽足够宽以突出到第一沟槽的一部分上并且突出在第二沟槽的一部分上。至少一个效果可以是，第三沟槽可以方便切片。
要理解，在本文中描述的各种实施例的特征可以彼此组合，除非特别注明不可以组合。
虽然在在本文中已经对具体实施例进行了图示和描述，但是本领域的技术人员要了解，在不脱离本发明的范围的情况下，多种备选和/或等同实施方式可以取代所示出和描述的具体实施例。本申请旨在涵盖在本文中论述的具体实施例的任何改变或者变型。例如，在隆起部上方并且足够宽以突出到第一沟槽的一部分上并且突出到第二沟槽的一部分上的第三沟槽，可以通过形成第三沟槽和第四沟槽来完成，该第三沟槽和第四沟槽实质上分别突出到第一沟槽和第二沟槽上。在某些实施例中，第三沟槽和第四沟槽与第一沟槽和第二沟槽配合，以提供足够宽以突出到第一沟槽的一部分上和第二沟槽的一部分上的第三沟槽的效果。
上文公开的构思的其它排列和组合也设想为落在本公开的范围内。本公开包括所有这种修改和变更，并且仅仅由以下权利权要书的范围限制。具体而言，关于由上文描述的部件(例如，元件和/或资源)执行的各种功能，用于描述这类部件的术语旨在与执行描述的部件的特定功能的任何部件对应(例如，功能等效)，除非另有表示，即使在结构上与执行在本公开的在本文中图示的示例性实施方式中的功能的所公开的结构不等效。
虽然可能已经相对于若干实施方式中的仅仅一个实施方式公开了本公开的具体特征，但是，如可以期望的并且对任何给定或者具体应用有利的，这类特征可以与其它实施方式中的一个或多个其它特征组合。
本发明旨在仅由权利要求书及其等同物限制。
在本文中所论述的示例性实施方式/实施例可以具有各种并列的部件；然而，应了解，该布置的部件可以组合到一个或者多个设备中。
以示例性实施例描述了在本文中的实施方式。然而，应了解，可以单独地要求实施方式的各个方面，并且可以组合各种实施例的一个或者多个特征。
在某些实例中，省略或者简化了众所周知的特征以使示例性实施方式的说明清楚。
在示例性实施方式的上述说明中，出于说明的目的，提出了具体的数字、材料配置和其它细节以便更好地说明本发明，如要求的。然而，对本领域的技术人员而言，本发明也可以通过使用与在本文中所描述的一个示例性细节不同的细节来实践。
本发明人旨在将所描述的示例性实施例/实施方式作为主要示例。本发明人不旨在将这些示例性实施例/实施方式限制所附权利要求书的范围。而是，本发明人已经设想所要求的发明也可以结合其它现有技术或者未来技术通过其它方式体现和实施。
如在本文中所使用的，词语“示例性”意味着用作示例、实例或者图示。在在本文中描述为“示例性”的任何方面或者设计不必解释为比其它方面或者设计优选或有利。而是，使用词语“示例性”旨在以具体方式呈现各种构思和技术。例如，术语“技术”可以指如在本文中所描述的上下文所指的一个或多个器件、设备、系统、方法、制造品和/或计算机可读指令。
如在本文中所使用的，术语“或者”旨在意指包括性的“或者”而非排他性的“或者”。即，除非另外指出或者通过上下文明确表示，“X采用A或者B”旨在意指实质上包括性的排列中的任何一个。即，如果X采用A；X采用B；或者X采用A和B两者，那么在前述实例中的任何一个下满足“X采用A或者B”。
如在本文中所使用的，冠词“一”和“一个”一般应理解为指'一个或者多个’，除非另外指出或者上下文明确表示为针对单数形式。
描述各个实施例/实施方式和方法/过程的顺序不旨在被理解为限制，并且任何数量的所描述的实施方式和过程可以组合。
如在本文中所使用的，术语“耦合”和“连接”可能已经用于描述各种元件如何接口连接。除非明确指出或者至少另有暗示，各种元件的这类所描述的接口连接可以是直接或者间接的。
如在本文中所使用的，术语“具有”、“包含”、“包括”、“带有”或者其变型等术语是旨在包括性的开放性术语。这些术语表示陈述的元件或者特征的存在，但是不排除附加的元件或者特征。
如在本文中所使用的，将参照所描述的一个或者多个附图的定向来使用方向术语，诸如“顶”、“底”、“前”、“后”、“前部”、“尾部”等。
如在本文中所使用的，术语，诸如“第一”、“第二”等，也用于描述各种元件、区域、部分等，并且也并非旨在限制。
如在本文中所使用的，用语“与X相关联的信息”和用语“表示X的信息”作为同义词使用，其意指信息可以用于确定X。在某些实施例中，信息是X本身，在某些实施例中，通过使用该信息，可以导出X。例如，如果代码图案表示信息，那么需要关于如何对信息进行编码以形成代码图案的规则的知识，以便导出X。

Claims (20)

1.一种用于制造半导体器件的方法，包括：
提供包括多个裸片区域的晶片，每个裸片区域包括半导体器件并且专用于变成单独的裸片，其中所述裸片区域形成在所述晶片的第一面上，以及其中相邻的裸片区域彼此间隔开；
在相邻的裸片区域之间的所述第一面上形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽通过隆起部彼此间隔开；以及
在所述晶片的第二面上在所述隆起部上方形成第三沟槽，所述第二面与所述第一面相对。
2.根据权利要求1所述的方法，其中所述第三沟槽足够宽以突出到所述第一沟槽的一部分上并且突出到所述第二沟槽的一部分上。
3.根据权利要求1所述的方法，其中所述第三沟槽足够宽以突出到所述第一沟槽的一部分上，所述方法进一步包括：在所述晶片的所述第二面上在所述隆起部上方形成第四沟槽，其中所述第四沟槽足够宽以突出到所述第二沟槽的一部分上。
4.根据权利要求1所述的方法，其中形成所述第三沟槽包括：形成所述第三沟槽直到第三沟槽底处于具有第一沟槽底或者第二沟槽底中的至少一个的平面中为止。
5.根据权利要求1所述的方法，其中所述隆起部包括金属。
6.根据权利要求1所述的方法，其中所述隆起部包括测试电路装置或者测试结构。
7.根据权利要求1所述的方法，包括：在形成所述第一沟槽和所述第二沟槽之后将第一载体附接至所述晶片的所述第一面。
8.根据权利要求7所述的方法，其中所述第一载体是刚性的，所述方法进一步将所述第一载体粘附至所述晶片的所述第一面。
9.根据权利要求1所述的方法，进一步包括：在形成所述第三沟槽之前将所述晶片减薄。
10.根据权利要求1所述的方法，进一步包括：在形成所述第一沟槽和所述第二沟槽之后将第二载体附接至所述晶片的所述第二面。
11.根据权利要求10所述的方法，其中所述第二载体被提供作为粘合带。
12.根据权利要求1所述的方法，其中形成所述第一沟槽和所述第二沟槽使用干法蚀刻来执行。
13.根据权利要求1所述的方法，其中形成所述第三沟槽包括执行等离子体蚀刻。
14.一种晶片，包括：
多个裸片区域，每个裸片区域包括半导体器件并且专用于变成单独的裸片，其中所述裸片区域设置在所述晶片的第一面上，以及其中相邻的裸片区域彼此分开；
第一沟槽和第二沟槽，所述第一沟槽和第二沟槽在相邻的裸片区域之间的所述第一面上，所述第一沟槽和所述第二沟槽通过隆起部彼此间隔开；以及
第三沟槽，所述第三沟槽在所述晶片的第二面上在所述隆起部上方，所述第二面与所述第一面相对。
15.根据权利要求14所述的晶片，其中所述第三沟槽足够宽以突出到所述第一沟槽的一部分上并且突出到所述第二沟槽的一部分上。
16.根据权利要求14所述的晶片，其中所述第三沟槽足够宽以突出到所述第一沟槽的一部分上，所述晶片进一步包括第四沟槽，所述第四沟槽在所述晶片的所述第二面上在所述隆起部上方，其中所述第四沟槽足够宽以突出到所述第二沟槽的一部分上。
17.根据权利要求14所述的晶片，其中，所述隆起部包括金属。
18.根据权利要求14所述的晶片，其中所述隆起部包括测试电路装置或者测试结构。
19.一种半导体器件，包括：
第一面部分，所述第一面部分包括至少嵌入在介电材料中的半导体器件；
第二面部分，所述第二面部分由半导体晶体组成，其中，在具有在所述介电材料与所述半导体晶体之间的边界的平面中，所述半导体晶体具有带有比所述半导体器件的表面面积更大的表面面积的表面和介电材料，从而使得所述第二面部分横向地延伸超过所述第一面部分。
20.根据权利要求19所述的半导体器件，其中所述半导体器件包括选自由以下项组成的组的器件：集成电路、电容器、晶体管、电感部件、线圈、机械部件和微机电系统。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD856948S1 (en) * 2018-05-07 2019-08-20 Adura Led Solutions Llc Circuit board having arrangements of light-emitting diodes
US11333677B2 (en) 2018-07-23 2022-05-17 CACI, Inc.—Federal Methods and apparatuses for detecting tamper using heuristic models
USD933618S1 (en) * 2018-10-31 2021-10-19 Asahi Kasei Microdevices Corporation Semiconductor module
JP1633578S (zh) * 2018-11-07 2019-06-10
JP1665773S (zh) * 2018-11-07 2020-08-11
USD902164S1 (en) * 2019-01-24 2020-11-17 Toshiba Memory Corporation Integrated circuit card
JP1660133S (zh) * 2019-09-26 2020-05-25
USD956707S1 (en) * 2019-09-26 2022-07-05 Lapis Semiconductor Co., Ltd. Circuit board
USD938925S1 (en) 2019-10-24 2021-12-21 Nuvoton Technology Corporation Japan Semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
CN102915966A (zh) * 2011-08-04 2013-02-06 德州仪器公司 用于堆叠裸片组合件的经重组晶片的激光辅助式分裂

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI331386B (en) * 2007-03-09 2010-10-01 Advanced Semiconductor Eng Substrate process for embedded component
US8507316B2 (en) * 2010-12-22 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting T-contacts of chip scale packages from moisture
US8652941B2 (en) * 2011-12-08 2014-02-18 International Business Machines Corporation Wafer dicing employing edge region underfill removal
US20150044619A1 (en) * 2013-08-07 2015-02-12 International Business Machines Corporation Carrier for Ultra-Thin Substrates and Method of Use

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
CN102915966A (zh) * 2011-08-04 2013-02-06 德州仪器公司 用于堆叠裸片组合件的经重组晶片的激光辅助式分裂

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