CN106330120A - 一种具有高精度和高线性度的跨导运放电路 - Google Patents

一种具有高精度和高线性度的跨导运放电路 Download PDF

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Abstract

本发明涉及到高精度和高线性的跨导运放电路，包括第一、第二晶体管，它们各自的第一端间连接有一对电阻，一对电阻间的互连节点和电源电压间连有主电流源。第三晶体管和第三电流源串联在第一晶体管的第一端和参考电位之间，第一电流输出晶体管的第一端耦合到第三电流源。第四晶体管和第四电流源串联在第二晶体管的第一端和参考电位间，第二电流输出晶体管的第一端耦合到第四电流源。由第一电压跟随电路输出的电压钳制第一晶体管的第一和第二端之间的漏源电压波动，由第二电压跟随电路输出的电压钳制第二晶体管的第一和第二端之间的漏源电压波动。藉由流经第一和第二电流输出晶体管各自的电流来提供一组差分输出电流。

Description

一种具有高精度和高线性度的跨导运放电路
技术领域
本发明主要涉及工业级的运放电路，确切地说，提出了一种跨导运放电路，至少将差分输入晶体管的漏极和源极间电压基本固定，抑制漏极和源极间电压的二阶效应和避免共模噪声的干扰，藉此实现一种高精度和高线性的跨导运放电路。
背景技术
精度要求高的传统跨导电路(Gm-cell)广泛应用在仪表运放电路中，也还常常应用在跨导滤波器(Gm-C filter)之中，现有的跨导运放电路对高精度要求的工业级的仪表运放来说至少存在以下几个缺陷：当需要实现微伏级别的信号检测时，传统的跨导电路因为对共模抑制比(CMRR)的共模噪声压制不够好，导致跨导电路的精度控制不够。当需要运用仪表运放对微伏级别的各种信号进行放大处理时，传统的跨导电路的线性度控制不够而不足以进行线性放大。传统的跨导电路的经过失配较正后，所含的调制电阻在不同温度下的漂移太大，导致电阻的精度不够(例如无法实现16位的精度)。
在图1所示的跨导运放应用电路中，在理想状态下，分压器RGAIN和RFB对输出的一个电压VOUT进行分压，产生一个反馈电压VFB。运放GM1的一个输入端接收电压VIN另一个输入端接地，运放GM1的一对输出端分别耦合到运放GM_D2S的一对输入端。同样运放GM2的一个输入端接收反馈电压VFB另一个输入端接地，运放GM2的一对输出端分别耦合到GM_D2S的一对输入端，最终在GM_D2S的输出端产生电压VOUT。因为负反馈的作用，VOUT＝(Gm1/Gm2)*(1+RGIAN/RFB)*VIN，需要运放GM1和GM2各自的跨导系数Gm1和Gm2相互匹配，而且运放GM_D2S的的跨导Gain_D2S足够高，这种仪表运放广泛用于传感器信号检测、电池容量监控和医疗设备中。由此我们可以知道该公式要求跨导系数十分精确才能符合要求，提供高精度的跨导运放是我们的目的之一。
发明内容
在一个实施例中，本发明披露了一种跨导运放电路：
第一晶体管M11和第二晶体管M21作为一对差分/差动输入对，第一晶体管M11的第一端(如源极)和第二晶体管M21的第一端(如源极)之间连接有一对电阻Re1～Re2，图中是以PMOS类型的第一晶体管M11和第二晶体管M21为例；
该一对电阻Re1～Re2间相连的一个互连节点N1和一个电源电压VDD之间连有一个主电流源ITO，并且第一晶体管M11的第二端(如漏极)与一个参考电位(如GND)之间连接有一个第一电流源I11，第二晶体管M21的第二端(如漏极)与参考电位之间连接有一个第二电流源I21；
一个第三晶体管M12和一个第三电流源I12串联在第一晶体管M11的第一端和参考电位之间，一个第一电流输出晶体管M13的第一端(如源极)耦合到第三电流源I12，使流经第三晶体管M12和第一电流输出晶体管M13各自的电流均汇流到第三电流源I12；图中是以PMOS类型的第三晶体管M12和NMOS类型的第一电流输出晶体管M13为例；第三晶体管M12的第一端(例如源极)连到第一晶体管M11的第一端，第三晶体管M12的第二端(例如漏极)和第一电流输出晶体管M13的第一端相连，第三电流源I12连接在第三晶体管M12的第二端和参考电位之间；
一个第四晶体管M22和一个第四电流源I22串联在第二晶体管M21的第一端和参考电位之间，一个第二电流输出晶体管M23的第一端(如源极)耦合到第四电流源I22，使流经第四晶体管M22和第二电流输出晶体管M23各自的电流均汇流到第四电流源I22；图中是以PMOS类型的第四晶体管M22和NMOS类型的第二电流输出晶体管M23为例；第四晶体管M22的第一端(例如源极)连到第二晶体管M21的第一端，第四晶体管M22的第二端(例如漏极)和第二电流输出晶体管M23的第一端相连，第四电流源I22连接在第四晶体管M22的第二端和参考电位之间；
一个第一电压跟随电路，由第一电压跟随电路输出的电压钳制第一晶体管M11的第一端和第二端之间的电压VDS波动；
一个第二电压跟随电路，由第二电压跟随电路输出的电压钳制第二晶体管M21的第一端和第二端之间的电压VDS波动；
在第一电流输出晶体管M13的控制端施加偏置电压VB1，在第二电流输出晶体管M23的控制端施加偏置电压VB2，藉由流经第一、第二电流输出晶体管M13、M23各自的电流来提供一组双端输出电流。
上述的跨导运放电路，所述第一电压跟随电路还包括一个第一运算放大器A1和一个驱动晶体管M14以及一个第一有源负载102电路；
第一运算放大器A1的正相端耦合到第一晶体管M11的控制端、第一运算放大器A1的反相端耦合到该驱动晶体管的第一端(如源极)，且该第一有源负载102连接在该驱动晶体管M14的第二端(如漏极)和电源电压VDD之间；
驱动晶体管M14的第一端同时还耦合到第一晶体管M11的第二端(如漏极)，并且该驱动晶体管M14由该第一运算放大器A1输出的电压驱动，也即第一运算放大器A1的输出端连接到驱动晶体管M14的栅极控制端。
上述的跨导运放电路，第一运算放大器A1的正相端通过一个电平转换单元101耦合到第一晶体管M11的控制端(或者说电压VINP通过电平转换单元101进行电压转换后再输送到第一运算放大器A1的正相端)，由电平转换单元101将输入至第一晶体管的控制端的电压VINP向上或向下偏移一个预定值后再输送到第一运算放大器A1的正相端。
上述的跨导运放电路，包括用于驱动所述第三晶体管M12的第一级放大电路103，第一级放大电路103具有与第一有源负载102电路构成镜像电路的负载晶体管(例如晶体管M103a和晶体管M103b)，第一级放大电路103还具有连接在负载晶体管(M103a和M103b)与参考电位(如GND)之间的第五电流源I13；其中第三晶体管M12的控制端如栅极耦合到负载晶体管(M103a和M103b)与该第五电流源I13之间相连的一个节点N2处。
上述的跨导运放电路，所述第一有源负载102具有串接在电源电压VDD和该驱动晶体管M14的第二端(如漏极)之间的多个级联晶体管(例如M102a和M102b)；而且串接在一起的多个所述级联晶体管(如M102a和M102b)的数量和多个所述负载晶体管(例如晶体管M103a和M103b)的数量一致，并且一个所述负载晶体管(如M103a)对应和一个所述级联晶体管(如M102a)以控制端互连的方式设置，一个所述负载晶体管(如M103b)对应和一个所述级联晶体管(如M102b)以控制端互连的方式设置；以及多个所述级联晶体管中至少设置一个晶体管(如M102a)的控制端如栅极连接到所述驱动晶体管M14的第二端如漏极，此时负载晶体管M103a和级联晶体管M102a的栅极互连所以M103a的栅极自然也连到晶体管M14的第二端如漏极，其他的所述级联晶体管(如M102b)的控制端对应施加有偏压VB3，此时负载晶体管M103b和级联晶体管M102b的栅极互连所以M103b的栅极自然也施加有偏压VB3。
上述的跨导运放电路，所述第二电压跟随电路还包括一个第二运算放大器A2和一个驱动晶体管M24以及一个第二有源负载202电路；
第二运算放大器A2的正相端耦合到第二晶体管M21的控制端、第二运算放大器A2的反相端耦合到该驱动晶体管M24的第一端(如源极)，且该第二有源负载202连接在该驱动晶体管M24的第二端(如漏极)和电源电压VDD之间；
驱动晶体管M24的第一端(如源极)同时还耦合到第二晶体管M21的第二端(如漏极)，并且该驱动晶体管M24由该第二运算放大器A2输出的电压驱动，即第二运算放大器A2的输出端连接到驱动晶体管M24的栅极控制端。
上述的跨导运放电路，第二运算放大器A2的正相端通过一个电平转换单元201耦合到第二晶体管M21的控制端(或者说电压VINN通过电平转换单元201进行电压转换后再输送到第二运算放大器A2的正相端)，由电平转换单元201将输入至第二晶体管M21控制端的电压VINN向上或向下偏移一个预定值后再输送到第二运算放大器A2的正相端。
上述的跨导运放电路，包括用于驱动所述第四晶体管M22的第二级放大电路203，第二级放大电路203具有与第二有源负载202电路构成镜像电路的负载晶体管(例如晶体管M203a和晶体管M203b)，第二级放大电路203还具有连接在负载晶体管(M203a和M203b)与参考电位(如GND)之间的第六电流源I23；其中第四晶体管M22的控制端如栅极耦合到负载晶体管(M203a和M203b)与第六电流源I23之间相连的一个节点N3处。
上述的跨导运放电路，所述第二有源负载202具有串接在电源电压VDD和该驱动晶体管M24的第二端(如漏极)之间的多个级联晶体管(例如M202a和M202b)；而且串接在一起的多个所述级联晶体管(如M202a和M202b)的数量和多个所述负载晶体管(例如晶体管M203a和M203b)的数量一致，并且一个所述负载晶体管(如M203a)对应和一个所述级联晶体管(如M202a)以控制端互连的方式设置，一个所述负载晶体管(如M203b)对应和一个所述级联晶体管(如M202b)以控制端互连的方式设置；以及多个所述级联晶体管中至少设置一个晶体管(如M202a)的控制端如栅极连接到所述驱动晶体管M24的第二端如漏极，此时负载晶体管M203a和级联晶体管M202a的栅极互连所以M203a的栅极自然也连到晶体管M24的第二端如漏极，其他的所述级联晶体管(如M202b)的控制端对应施加有偏压VB4，此时负载晶体管M203b和级联晶体管M202b的栅极互连所以M203b的栅极自然也施加有偏压VB4。
上述的跨导运放电路，电阻Re1和电阻Re2的阻值相等。
上述的跨导运放电路，第一晶体管M11和第二晶体管M21是PMOS晶体管，第三晶体管M12和第四晶体管M22是PMOS晶体管，第一电流输出晶体管M13和第二电流输出晶体管M23是NMOS晶体管，第一电压跟随电路的驱动晶体管M14以及第二电压跟随电路的驱动晶体管M24是NMOS晶体管。
上述的跨导运放电路，在第一有源负载102电路中，Cascode级联晶体管M102a和M102b或者更多的级联晶体管是PMOS晶体管，首个晶体管M102a的第一端(如源极)连接到电源电压VDD上，后级的第二个晶体管M102b的第一端(如源极)连接到它前一级的晶体管M102a的第二端(如漏极)，依此类推，Cascode中最末位的一个晶体管(图中是M102b)的第二端(如漏极)连到驱动晶体管M14的第二端。
上述的跨导运放电路，在第一级放大电路103中，其负载晶体管的数量和第一有源负载102中Cascode级联晶体管的数量一致，负载晶体管M103a和M103b或者更多的负载晶体管是PMOS晶体管，首个晶体管M103a的第一端(如源极)连接到电源电压VDD上，后级的第二个晶体管M103b的第一端(如源极)连接到它前一级的晶体管M103a的第二端(如漏极)，依此类推，串接的多个负载晶体管中最末位的一个晶体管(图中是M103b)的第二端(如漏极)和参考电位之间连接一个第五电流源I13，并且最末位的一个晶体管的第二端和第三晶体管M12的栅极连接于一个节点N2。
上述的跨导运放电路，在第二有源负载202电路中，Cascode级联晶体管M202a和M202b或者更多的级联晶体管是PMOS晶体管，首个晶体管M202a的第一端(如源极)连接到电源电压VDD上，后级的第二个晶体管M202b的第一端(如源极)连接到它前一级的晶体管M202a的第二端(如漏极)，依此类推，Cascode中最末位的一个晶体管(图中是M202b)的第二端(如漏极)连到驱动晶体管M24的第二端。
上述的跨导运放电路，在第二级放大电路203中，其负载晶体管的数量和第二有源负载202中Cascode级联晶体管的数量一致，负载晶体管M203a和M203b或者更多的负载晶体管是PMOS晶体管，首个晶体管M203a的第一端(如源极)连接到电源电压VDD上，后级的第二个晶体管M203b的第一端(如源极)连接到它前一级的晶体管M203a的第二端(如漏极)，依此类推，串接的多个负载晶体管中最末位的一个晶体管(图中是M203b)的第二端(如漏极)和参考电位之间连接一个第六电流源I23，并且最末位的一个晶体管的第二端和第四晶体管M22的栅极连接于一个节点N3。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1是采用高精度跨导电路的仪表运放的基本原理。
图2是跨导电路的基本结构示意图。
图3是将差分输入晶体管的漏极和源极间电压基本固定住的跨导电路。
图4是图3的跨导电路的一种实现方案。
具体实施方式
参见图2，是一个跨导电路(Gm-cell)的示意图。
参见图2，PMOS类型的第一晶体管M11和PMOS类型的第二晶体管M21作为一对差动输入对，第一晶体管M11的第一端如源极和第二晶体管M21的第一端如源极之间串联连接有一对电阻Re1和Re2，电阻Re1和Re2之间互连的节点为N1，一个电源电压VDD和节点N1之间连接有一个主电流源ITO。输入电压VINP输入至第一晶体管M11的栅极，输入电压VINN输入至第二晶体管M21的栅极。
参见图2，第一晶体管M11的第二端如漏极与一个参考电位之间连接有一个第一电流源I11，参考电位例如是地电位GND或者更低的负电压VSS，第二晶体管M21的第二端如漏极与参考电位之间连接有一个第二电流源I21。
参见图2，NMOS类型的第三晶体管M12连接在第一晶体管M11的第一端和参考电位之间，第三晶体管M12的第一端如源极连接到参考电位而第二端则连接到第一晶体管M11的源极。NMOS类型的第一电流输出晶体管M13的第一端如源极连接到参考电位，第一电流输出晶体管M13的栅极和第三晶体管M12的栅极互连，因此第三晶体管M12和第一电流输出晶体管M13构成电流镜，定义流经第一电流输出晶体管M13的电流为ION，则流经第三晶体管M12的电流和ION成倍数的比例关系，控制流经第三晶体管M12的电流就相当于可以控制ION的大小。
参见图2，NMOS类型的第四晶体管M22连接在第二晶体管M21的第一端如源极和参考电位之间，第四晶体管M22的第一端如源极连接到参考电位而第二端则连接到第一晶体管M11的源极。NMOS类型的第二电流输出晶体管M23的第一端如源极连接到参考电位，第二电流输出晶体管M23的栅极和第四晶体管M22的栅极互连，因此第四晶体管M22和第二电流输出晶体管M23构成电流镜，流经第二电流输出晶体管M23的电流为IOP，则流经第四晶体管M22的电流和IOP成倍数的比例关系，控制流经第四晶体管M22的电流就相当于可以控制IOP的大小。
从整体上来分析图2的跨导电路(Gm-cell)，差分输入的电压VINP和VINN会由跨导电路产生一组双端差分输出的电流ION和IOP，并且ION和IOP之间差值Δiout满足：
Δiout＝((VINP+Vgs1)-(VINN+Vgs2))/(2*Re)；
函数中参数Vgs1是第一晶体管M11的栅极-源极间电压，参数Vgs2是第二晶体管M21的栅极-源极间电压，参数Re是电阻Re1和Re2的阻值大小。如果Vgs1＝Vgs2则Gm＝1/(2*Re)是跨导电路的跨导计算公式。由此可知Gm的线性度特性和漂移特性就完全由Re的物理特性决定，电阻Re1和Re2采用好的薄膜电阻(如硅铬合金材质电阻)可以做到16位的线性度而且低的温度漂移。
按照晶体管的饱和电流ID＝μ*COX*(W/L)*[(VGS-VTH)VDS-1/2*V2 DS]，毫无疑虑会发现Vgs1和Vgs2的值受到多个参数的掣肘，这体现在：第一电流源I11和第二电流源I21的电流大小、第一晶体管M11的漏极-源极间电压VDS1大小和第二晶体管M21的漏极-源极间电压VDS2大小、第一晶体管M11和第二晶体管M21晶体管各自的宽长比W/L、尤其是漏极-源极间电压VDS1和VDS2的二阶效应，都严重影响高精度的线性Gm值。再者，由于超级跟随电路强制通过第一晶体管M11的电流等于第一电流源I11的电流，和强制通过第二晶体管M21的电流等于第二电流源I21的电流，可能会导致环路放大倍数不足而引起增益误差(Gain Error)。另外，潜在的电源电压存在共模电压变化导至M11的VDS1变化或者M21的VDS2变化的情形，会使跨导电路的共模抑制比(CMRR)性能变差。
参见图3，是一个改进型的跨导电路(Gm-cell)的示意图，旨在改善上文提及的精度和线性度及漂移的问题，并提高电路内部的环路放大倍数及改善共模抑制比。
参见图3，第一晶体管M11和第二晶体管M21作为一对差分/差动输入对，第一晶体管M11的第一端如源极和第二晶体管M21的第一端如源极之间连接有一对电阻Re1～Re2，图中是以PMOS类型的第一晶体管M11和第二晶体管M21为例。
参见图3，该一对电阻Re1～Re2间相连的一个互连节点N1和一个电源电压VDD之间连有一个主电流源ITO，并且第一晶体管M11的第二端如漏极与一个参考电位(参考电位可以是负电位VSS或者地电位GND)之间连接有一个第一电流源I11，第二晶体管M21的第二端如漏极与参考电位之间连接有一个第二电流源I21。
参见图3，第三晶体管M12和第三电流源I12串联在第一晶体管M11的第一端和参考电位之间，第一电流输出晶体管M13的第一端如源极耦合到第三电流源I12，使流经第三晶体管M12的电流和第一电流输出晶体管M13的电流ION汇流到第三电流源I12，也即这两个晶体管的电流之和等于第三电流源I12的电流值。在图3中，是以PMOS类型的第三晶体管M12和NMOS的第一电流输出晶体管M13为例。具体而言，第三晶体管M12的第一端如源极连到第一晶体管M11的第一端，第三晶体管M12的第二端如漏极和第一电流输出晶体管M13的第一端相连，第三电流源I12连在第三晶体管M12的第二端和参考电位之间。
参见图3，第四晶体管M22和第四电流源I22串联在第二晶体管M21的第一端和参考电位之间，第二电流输出晶体管M23的第一端如源极耦合到第四电流源I22，使流经第四晶体管M22和第二电流输出晶体管M23各自的电流均汇流到第四电流源I22，也即这两个晶体管的电流之和等于第四电流源I22的电流值。在图3中，是以PMOS类型的第四晶体管M22和NMOS的第二电流输出晶体管M23为例。具体而言，第四晶体管M22的第一端如源极连到第二晶体管M21的第一端，第四晶体管M22的第二端如漏极和第二电流输出晶体管M23的第一端相连，第四电流源I22连在第四晶体管M22的第二端和参考电位之间。
参见图3，本申请提出了使用一个第一电压跟随电路100的方案，藉由第一电压跟随电路100输出的电压施加在M11的漏极处，利用第一电压跟随电路100输出的电压钳制第一晶体管M11的第一端和第二端之间的漏-源电压VDS1大幅度波动，将漏-源电压VDS1设置在一个合理的第一预设电压范围内，由于VDS1具有最优值，所以摈弃了上文提及的因为VDS1变化引起的二阶效应。
参见图3，第一电压跟随电路100包括第一运算放大器A1和驱动晶体管M14及第一有源负载102电路。虽然第一运算放大器A1的正相端可直接耦合到第一晶体管M11的控制端来接收VINP，但是较佳的，我们采用第一运算放大器A1的正相端通过一个电平转换单元(LevelShifter)101耦合到第一晶体管M11的控制端的方案，或者说电压VINP通过电平转换单元101进行电压转换后再输送到第一运算放大器A1的正相端，由电平转换单元101将原本输入至第一晶体管M11的控制端的电压VINP向上或向下偏移一个预定值后再输送到第一运算放大器A1的正相端。此时第一运算放大器A1的反相端耦合到驱动晶体管M14的第一端如源极，且该第一有源负载102电路连接在该驱动晶体管M14的第二端如漏极和电源电压VDD之间。驱动晶体管M14的第一端如源极同时还连接到第一晶体管M11的第二端如漏极，并且驱动晶体管M14由第一运算放大器A1输出的电压驱动，即第一运算放大器A1的输出端连接到驱动晶体管M14的栅极控制端。流经驱动晶体管M14的电流加上流经第一晶体管M11的电流之和等于第一电流源I11的电流值。
参见图3，跨导电路还包括用于驱动第三晶体管M12的第一级放大电路103，第一级放大电路103在驱动晶体管M14的漏极处撷取一个电压作为自身放大的激励源。同时参见图4所示的第一级放大电路103与第一有源负载102的范例。必须阐明的是，图3中第一有源负载102只要是有源负载电路皆可但不一定必须是图4的具体电路架构，同样图3中第一级放大电路103只要从第一电压跟随电路100中撷取到放大激励信号即可所以不一定必须是图4的具体电路架构，图4仅仅是作为范例阐明发明精神的例子。
参见图4，第一有源负载102具有串接在电源电压VDD和驱动晶体管M14的第二端如漏极之间的多个Cascode级联晶体管(如M102a和M102b)。Cascode级联晶体管是PMOS类型的晶体管，任意后一级的晶体管的第一端连到相邻前一级晶体管的第二端，并且首个晶体管的第一端连接到电源电压。例如晶体管M102a和M102b或者更多的级联晶体管串联，串接在一起的多个级联晶体管中的首个晶体管M102a的第一端如源极连接到电源电压VDD上，后一级的第二个晶体管M102b的第一端如源极连接到它前一级的晶体管M102a的第二端如漏极，依此类推，Cascode中最末位的一个晶体管(图中是M102b)的第二端如漏极连到驱动晶体管M14的第二端如漏极。
参见图4，第一级放大电路103具有与第一有源负载102电路构成镜像电路的负载晶体管，例如第一级放大电路103包括晶体管M103a和晶体管M103b，还包括连接在负载晶体管(M103a和M103b)与参考电位(如GND/VSS)之间的第五电流源I13，其中第三晶体管M12的控制端如栅极耦合到负载晶体管(M103a和M103b)与该第五电流源I13之间相连的一个节点N2处，放大电路103可加大环路放大倍数，减少Gain Error。
参见图4，第一有源负载102中串接的多个级联晶体管(如M102a和M102b)的数量和第一级放大电路103中多个串接的负载晶体管(如M103a和M103b)的数量一致，并且一个负载晶体管(如M103a)对应和一个级联晶体管(如M102a)以栅极控制端互连的方式设置成镜像电路，同样负载晶体管M103b对应和一个级联晶体管M102b以栅极互连的方式设置成镜像电路。以及多个级联晶体管中至少设置一个晶体管(如M102a)的控制端如栅极连接到上述驱动晶体管M14的第二端如漏极，此时由于负载晶体管M103a和级联晶体管M102a的栅极互连所以M103a的栅极自然也连到晶体管M14的第二端如漏极，其他的级联晶体管如M102b的控制端对应施加有偏压VB3，负载晶体管M103b和级联晶体管M102b的栅极互连所以晶体管M103b的栅极自然也施加有偏压VB3。
参见图3，作为差动电路的另一半相对的部分，本申请还提出了使用一个第二电压跟随电路200的方案，藉由第二电压跟随电路200输出的电压施加在M21的漏极处，利用第二电压跟随电路200输出的电压钳制住第二晶体管M21的第一端和第二端之间的漏-源电压VDS2大幅度波动，将漏-源电压VDS2设置在一个合理的第二预设电压范围内，同样由于VDS2具有最优值，所以不会产生上文提及的因为VDS2变化引起的二阶效应。
参见图3，第二电压跟随电路200包括第二运算放大器A2和驱动晶体管M24及第二有源负载202电路。虽然第二运算放大器A2的正相端可直接耦合到第二晶体管M21的控制端来接收VINN，但是较佳的，我们采用第二运算放大器A2的正相端通过一个电平转换单元(LevelShifter)201耦合到第二晶体管M21的控制端的方案，或者说电压VINN通过电平转换单元201进行电压转换后再输送到第二运算放大器A2的正相端，由电平转换单元201将原本输入至第二晶体管M21的控制端的电压VINN向上或向下偏移一个预定值后再输送到第二运算放大器A2的正相端。此时第二运算放大器A2的反相端耦合到驱动晶体管M24的第一端如源极，且该第二有源负载202电路连接在该驱动晶体管M24的第二端如漏极和电源电压VDD之间。驱动晶体管M24的第一端如源极同时还连接到第二晶体管M21的第二端如漏极，并且驱动晶体管M24由第二运算放大器A2输出的电压驱动，也即将第二运算放大器A1的输出端连接到驱动晶体管M24的栅极控制端。流经驱动晶体管M24的电流加上流经第二晶体管M21的电流之和等于第二电流源I21的电流值。
参见图3，跨导电路还包括用于驱动第四晶体管M22的第二级放大电路203，第二级放大电路203在驱动晶体管M24的漏极处撷取一个电压作为放大功能的激励源。同时参见图4所示的第二级放大电路203与第二有源负载202的范例。必须阐明的是，图3中第二有源负载202只要是有源负载电路皆可但不一定必须是图4的具体电路架构，同样图3中第二级放大电路203只要从第二电压跟随电路200中撷取到放大激励信号即可所以不一定必须是图4的具体电路架构，图4仅仅是作为范例阐明发明精神的例子。
参见图4，第二有源负载202具有串接在电源电压VDD和驱动晶体管M24的第二端如漏极之间的多个Cascode级联晶体管(如M202a和M202b)。Cascode级联晶体管是PMOS类型的晶体管，任意后一级的晶体管的第一端连到相邻前一级晶体管的第二端，并且首个晶体管的第一端连接到电源电压。例如晶体管M202a和M202b或者更多的级联晶体管串联，串接在一起的多个级联晶体管中的首个晶体管M202a的第一端如源极连接到电源电压VDD上，后一级的第二个晶体管M202b的第一端如源极连接到它的前一级的晶体管M102a的第二端如漏极，依此类推，Cascode中最末位的一个晶体管(图中是M202b)的第二端如漏极连到驱动晶体管M24的第二端如漏极。
参见图4，第二级放大电路203具有与第二有源负载202电路构成镜像电路的负载晶体管，例如第二级放大电路203包括晶体管M203a和晶体管M203b，还包括连接在负载晶体管(M203a和M203b)与参考电位(如GND/VSS)之间的第六电流源I23，其中第四晶体管M22的控制端如栅极耦合到负载晶体管(M203a和M203b)与该第五电流源I23之间相连的一个节点N3处，放大电路203可加大环路放大倍数，减少Gain Error。
参见图4，第二有源负载202中串接的多个级联晶体管(如M202a和M202b)的数量和第二级放大电路203中多个串接的负载晶体管(如M203a和M203b)的数量一致，并且一个负载晶体管(如M203a)对应和一个级联晶体管(如M202a)以栅极控制端互连的方式设置成镜像电路，同样负载晶体管M203b对应和一个级联晶体管M202b以栅极互连的方式设置成镜像电路。以及多个级联晶体管中至少设置一个晶体管(如M202a)的控制端如栅极连接到上述驱动晶体管M24的第二端如漏极，此时由于负载晶体管M203a和级联晶体管M202a的栅极互连所以M203a的栅极自然也连到晶体管M24的第二端如漏极，其他的级联晶体管如M202b的控制端对应施加有偏压VB4，负载晶体管M203b和级联晶体管M202b的栅极互连所以晶体管M203b的栅极自然也施加有偏压VB4。
参见图3，电阻Re1和电阻Re2的阻值相等。
参见图3，第一晶体管M11和第二晶体管M21是PMOS晶体管，第三晶体管M12和第四晶体管M22是PMOS晶体管，第一电流输出晶体管M13和第二电流输出晶体管M23是NMOS晶体管，第一电压跟随电路100的驱动晶体管M14以及第二电压跟随电路200的驱动晶体管M24是NMOS晶体管。
参见图4，第一级放大电路103和第二级放大电路203中的各个晶体管都是PMOS类型的晶体管，以及第一有源负载102和第二有源负载202中的各个晶体管都是PMOS类型的晶体管。
对于跨导运放电路而言，作为差分输入对的第一晶体管M11和第二晶体管M21分别接收电压VINP和VINN，而作为电流提供端口的第一电流输出晶体管M13和第二电流输出晶体管M13各自流出/吸取的电流ION和IOP来提供一组双端输出电流。
新的跨导电路的优势在于：第一、用简单的电平转移电路(Level Shifter模块)和输入电压跟随电路，可以把差分输入对管的漏源电压设在最优值，去掉由漏源电压变化形成的二阶效应，Gm系数的线性度和温度漂移就仅仅只由阻值Re的物理特性决定，只要选择好的薄膜电阻(如SiCr材料)就可以做到高精度(如16位)的线性度而且低的温度漂移。第二、是由在超级跟随电路基础上再引进一级放大电路，可以加大环路放大倍数和减少的增益误差(Gain Error)。第三、这种新的跨导运放在改善Gm cell的共模噪声压制性能(CMRR)性能同时，并没有引进任何额外的输入失配电路。而新的输入跟随电路和放大电路被有机的融合在一起，简化了设计和降低了元件数量。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种跨导运放电路，其特征在于，包括：
作为差分输入对的第一、第二晶体管，它们各自的第一端之间连接有一对电阻，并且该一对电阻间的互连节点和一个电源电压之间连有一个主电流源，以及第一、第二晶体管各自的第二端与一个参考电位之间分别连有第一、第二电流源；
一个第三晶体管和一个第三电流源串联在第一晶体管的第一端和参考电位之间，一个第一电流输出晶体管的第一端耦合到第三电流源，使第三晶体管和第一电流输出晶体管各自的电流均汇流到第三电流源；
一个第四晶体管和一个第四电流源串联在第二晶体管的第一端和参考电位之间，一个第二电流输出晶体管的第一端耦合到第四电流源，使第四晶体管和第二电流输出晶体管各自的电流均汇流到第四电流源；
一个第一电压跟随电路，由该第一电压跟随电路输出的电压钳制第一晶体管的第一、第二端之间的电压波动；
一个第二电压跟随电路，由该第二电压跟随电路输出的电压钳制第二晶体管的第一、第二端之间的电压波动；
其中在第一、第二电流输出晶体管各自的控制端施加偏置电压，并藉由流经第一、第二电流输出晶体管各自的电流来提供一组输出电流。
2.根据权利要求1所述的跨导运放电路，其特征在于，所述第一电压跟随电路还包括一个第一运算放大器和一个驱动晶体管以及一个第一有源负载；
第一运算放大器的正相端耦合到第一晶体管的控制端、反相端耦合到该驱动晶体管的第一端，且该第一有源负载连接在该驱动晶体管的第二端和电源电压之间；
该驱动晶体管的第一端同时还耦合到所述第一晶体管的第二端，并且该驱动晶体管由该第一运算放大器输出的电压驱动。
3.根据权利要求2所述的跨导运放电路，其特征在于，所述第一运算放大器的正相端通过一个电平转换单元耦合到第一晶体管的控制端，由该电平转换单元将输入至第一晶体管的控制端的电压向上或向下偏移一个预定值后再输送到第一运算放大器的正相端。
4.根据权利要求2所述的跨导运放电路，其特征在于，还包括用于驱动所述第三晶体管的一个第一级放大电路，其具有与所述第一有源负载构成镜像电路的负载晶体管，和具有连接在负载晶体管与所述参考电位之间的第五电流源；其中
所述第三晶体管的控制端耦合到负载晶体管与该第五电流源之间相连的一个节点处。
5.根据权利要求4所述的跨导运放电路，其特征在于，所述第一有源负载具有串接在电源电压和该驱动晶体管的第二端之间的多个级联晶体管；而且
串接在一起的多个所述级联晶体管的数量和串接的所述负载晶体管的数量一致，并且一个所述负载晶体管对应和一个所述级联晶体管以控制端互连的方式设置；以及
多个所述负载晶体管中设有一个晶体管的控制端连接到所述驱动晶体管的第二端，其他的所述负载晶体管的控制端对应施加有偏压。
6.根据权利要求1所述的跨导运放电路，其特征在于，所述第二电压跟随电路还包括一个第二运算放大器和一个驱动晶体管以及一个第二有源负载；
第二运算放大器的正相端耦合到第二晶体管的控制端、反相端耦合到该驱动晶体管的第一端，且该第二有源负载连接在该驱动晶体管的第二端和电源电压之间；
该驱动晶体管的第一端同时还耦合到所述第二晶体管的第二端，并且该驱动晶体管由该第二运算放大器输出的电压驱动。
7.根据权利要求6所述的跨导运放电路，其特征在于，所述第二运算放大器的正相端通过一个电平转换单元耦合到第二晶体管的控制端，由该电平转换单元将输入至第二晶体管的控制端的电压向上或向下偏移一个预定值后再输送到第二运算放大器的正相端。
8.根据权利要求6所述的跨导运放电路，其特征在于，还包括用于驱动所述第四晶体管的一个第二放大电路，其具有与所述第二有源负载构成镜像电路的负载晶体管，和具有连接在负载晶体管与所述参考电位之间的第六电流源；其中
所述第三四体管的控制端耦合到负载晶体管与该第六电流源之间相连的一个节点处。
9.根据权利要求8所述的跨导运放电路，其特征在于，所述第二有源负载具有串接在电源电压和该驱动晶体管的第二端之间的多个级联晶体管；而且
串接在一起的多个所述级联晶体管的数量和串接的所述负载晶体管的数量一致，并且一个所述负载晶体管对应和一个所述级联晶体管以控制端互连的方式设置；以及
多个所述负载晶体管中设有一个晶体管的控制端连接到所述驱动晶体管的第二端，其他的所述负载晶体管的控制端对应施加有偏压。
10.根据权利要求1所述的跨导运放电路，其特征在于，该一对电阻的阻值相同。
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