CN106298565B - 半导体测试结构的制备方法以及测试方法 - Google Patents

Abstract

本发明揭示了一种半导体测试结构的制备方法，包括：提供一待测芯片，所述待测芯片包括自下至上依次层叠的衬底、栅极层以及多层互连层；从最顶层的互连层开始进行剥离，去除金属线厚度在大于2μm的所述互连层；从所述衬底的下表面标记所述目标栅极下方的有源区的位置；对所述衬底制备凹孔，所述凹孔暴露出所述目标栅极或所述目标栅极下方的有源区对应的连接孔；在所述衬底的下表面制备一金属层，所述金属层至少覆盖所述凹孔的内壁；以及去除暴露出的所述互连层中的至少部分电介质层，露出所述暴露出的互连层中的金属线。本发明还提供一种该半导体测试结构的测试方法。使用该半导体测试结构可以方便的完成电子束吸收电流的高电阻短路的测试。

Description

半导体测试结构的制备方法以及测试方法

技术领域

本发明涉及半导体测试技术领域，特别是涉及一种半导体测试结构的制备方法以及测试方法。

背景技术

半导体集成电路(IC)的制备过程中，当后段(BackEnd of Line，简称BEOL)工艺完成后，芯片上已经制备好用于后段互连的互连层，此时，需要将芯片进行失效分析(FailureAnalysis)，其中包括EBAC(Electron Beam Absorbed Current，电子束吸收电流)测试。

EBAC测试是一种有效的后段缺陷检测方法，在进行EBAC测试时，需要将待测芯片放在扫描电子显微镜(Scanning Electron Microscope，简称SEM)中，电子束照射到所述芯片的表面，纳米探针(Nanoprober)接触待测芯片的测试点(node)，纳米探针可以探测到电流的强弱，从而判断后段互连层中的缺陷，包括断路(open)、短路(bridge)以及高电阻短路(high resistance short)。

在现有技术中，大部分的待测芯片只有一个测试点，该测试点位于通孔(via)所在的互连层。然而，EBAC的高电阻断路的测试需要两个探针，每个探针均需接触一个单独的测试点，其中一个测试点位于通孔所在的互连层，另一个测试点位于连接孔(contact)或栅极。所以，大部分的待测芯片无法为高电阻断路的测试提供两个测试点，使得EBAC的高电阻断路在FA测试中无法完成。

为了完成FA测试，现有技术往往采用两种方法代替EBAC的高电阻断路：一、将互连层逐层剥落，并逐层拍摄扫描电子显微镜图片，以检测后段的高电阻断路，然而，该方法的耗时，效率低，且往往无法成功的找到缺陷，可靠性低；二、检测芯片的电压-电流曲线，然而，该方法不能对高电阻断路的缺陷进行定位。

发明内容

本发明的目的在于，提供一种半导体测试结构的制备方法以及测试方法，能够方便地完成EBAC的高电阻断路的测试。

为解决上述技术问题，本发明提供一种半导体测试结构的制备方法，包括：

提供一待测芯片，所述待测芯片包括自下至上依次层叠的衬底、栅极层以及多层互连层，所述衬底的上表面包括有源区，所述栅极层中的栅极形成于所述有源区上，所述栅极层中包括一目标栅极，每一互连层中均包括对应的金属线以及电介质层；

从最顶层的互连层开始进行剥离，去除金属线厚度在大于2μm的所述互连层，并暴露出一金属线厚度在2μm以下的所述互连层；

从所述衬底的下表面标记所述目标栅极下方的有源区的位置；

根据所述标记，对所述衬底制备凹孔，所述凹孔暴露出所述目标栅极或所述目标栅极下方的有源区对应的连接孔；

在所述衬底的下表面制备一金属层，所述金属层至少覆盖所述凹孔的内壁；以及

去除暴露出的所述互连层中的至少部分电介质层，露出所述暴露出的互连层中的金属线，形成半导体测试结构。

进一步的，在所述半导体测试结构的制备方法中，根据所述标记，对所述衬底制备凹孔的步骤包括：

根据所述标记，采用凹孔研磨器在所述衬底的下表面制备一第一凹孔，所述第一凹孔位于所述位置的下方；

采用聚焦离子束方法在所述第一凹孔中制备一第二凹孔，所述第二凹孔暴露出所述目标栅极或所述目标栅极下方的有源区对应的连接孔。

进一步的，在所述半导体测试结构的制备方法中，所述第一凹孔的宽度为100μm～300μm，所述第一凹孔底部距所述目标栅极的厚度为5μm～30μm。

进一步的，在所述半导体测试结构的制备方法中，所述第二凹孔的宽度为5μm～20μm。

进一步的，在所述半导体测试结构的制备方法中，借助近红外光谱定位所述第二凹孔的位置。

进一步的，在所述半导体测试结构的制备方法中，所述衬底与目标栅极之间还包括一栅极氧化层，采用聚焦离子束方法在所述第一凹孔中制备一第二凹孔的步骤包括：

采用聚焦离子束方法在所述第一凹孔中制备所述第二凹孔，所述第二凹孔暴露出所述目标栅极对应的栅极氧化层或所述目标栅极下方的有源区对应的连接孔。

去除所述目标栅极对应的栅极氧化层。

进一步的，在所述半导体测试结构的制备方法中，在所述衬底的下表面制备一金属层的步骤包括：

采用聚焦离子束工艺在所述第二凹孔内沉积一覆盖所述第二凹孔的内壁的第一金属层；

在所述衬底的下表面以及所述第一凹孔的内壁淀积一第二金属层。

进一步的，在所述半导体测试结构的制备方法中，采用溅射工艺或化学气相沉积工艺淀积所述第二金属层。

进一步的，在所述半导体测试结构的制备方法中，在从所述衬底的下表面标记所述目标栅极下方的有源区的位置的步骤之前，还包括：对所述衬底的下表面进行减薄。

进一步的，在所述半导体测试结构的制备方法中，减薄后所述衬底的厚度为100μm～200μm。

进一步的，在所述半导体测试结构的制备方法中，从所述衬底的下表面标记所述目标栅极下方的有源区的位置的步骤包括：利用近红外光谱找到所述位置，并用激光在所述衬底的下表面进行标记。

根据本发明的另一面，还提供一种半导体测试结构的测试方法，包括：

提供根据如上所述的半导体测试结构；

用一电子束照射露出的所述金属线，并用一纳米探针接触所述目标栅极对应的所述露出的金属线，所述金属层接地。

进一步的，在所述半导体测试结构的测试方法中，所述电子束为扫描电子显微镜的电子束。

与现有技术相比，本发明提供的半导体测试结构的制备方法以及测试方法具有以下优点：

在本发明提供的半导体测试结构的制备方法中，根据所述标记，对所述衬底制备凹孔，所述凹孔暴露出所述目标栅极或所述目标栅极下方的有源区对应的连接孔，之后在所述衬底的下表面制备一金属层，所述金属层至少覆盖所述凹孔的内壁，然后去除暴露出的所述互连层中的至少部分电介质层，露出所述暴露出的互连层中的金属线，形成半导体测试结构。该半导体测试结构在进行EBAC的高电阻断路的测试时，用一电子束照射露出的所述金属线，只用一个纳米探针接触所述目标栅极对应的所述露出的金属线，所述露出的金属线作为测试点，所述金属层接地，以导通所述目标栅极或连接孔，从而避免用纳米探针接触所述目标栅极或连接孔，使得仅用一个所述纳米探针即可完成EBAC的高电阻短路的测试。从而使得现有的待测芯片可以完成EBAC的高电阻短路的测试，提高了FA测试的成功率以及吞吐量，并为28nm以下节点的芯片提供了可靠地FA测试方法。

附图说明

图1为本发明中半导体测试结构的制备方法的流程图；

图2-图10为一实施例的半导体测试结构的制备方法的在制备过程中的芯片结构示意图；

图11为一实施例的半导体测试结构的测试方法的在制备过程中的芯片结构示意图。

具体实施方式

下面将结合示意图对本发明的半导体测试结构的制备方法以及测试方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种半导体测试结构的制备方法，如图1所示，包括：

步骤S11：提供一待测芯片，所述待测芯片包括自下至上依次层叠的衬底、栅极层以及多层互连层，所述衬底的上表面包括有源区，所述栅极层中的栅极形成于所述有源区上，所述栅极层中包括一目标栅极，每一互连层中均包括对应的金属线以及电介质层；

步骤S12：从最顶层的互连层开始进行剥离，去除金属线厚度在大于2μm的所述互连层，并暴露出一金属线厚度在2μm以下的所述互连层；

步骤S13：从所述衬底的下表面标记所述目标栅极下方的有源区的位置；

步骤S14：根据所述标记，对所述衬底制备凹孔，所述凹孔暴露出所述目标栅极或所述目标栅极下方的有源区对应的连接孔；

步骤S15：在所述衬底的下表面制备一金属层，所述金属层至少覆盖所述凹孔的内壁；以及

步骤S16：去除暴露出的所述互连层中的至少部分电介质层，露出所述暴露出的互连层中的金属线，形成半导体测试结构。

经过上述步骤，通过所述金属层将所述目标栅极或连接孔电性引出，该半导体测试结构在进行EBAC的高电阻短路的测试时，用一电子束照射露出的所述金属线，只用一个纳米探针接触所述目标栅极对应的所述露出的金属线，所述露出的金属线作为测试点，所述金属层接地，以导通所述目标栅极或连接孔，从而避免用纳米探针接触所述目标栅极或连接孔，使得仅用一个所述纳米探针即可完成EBAC的高电阻短路的测试。

以下请参阅图2-图11具体说明本发明的半导体测试结构的制备方法以及测试方法，其中，图2-图10为一实施例的半导体测试结构的制备方法的在制备过程中的芯片结构示意图；图11为一实施例的半导体测试结构的测试方法的在制备过程中的芯片结构示意图。

首先，如图2所示，进行步骤S11，提供一待测芯片1，所述待测芯片1包括自下至上依次层叠的衬底100、栅极层110以及多层互连层，在图1中示出了5层互连层，自下至上依次为：第一互连层121、第二互连层122、第三互连层123、第四互连层124以及第五互连层125，在本发明的其它实施例中，所述待测芯片1还可以包括其它层数的互连层，此为本领域的技术人员可以理解的，在此不作赘述。

所述衬底100的上表面通过注入工艺形成有阱区101，阱区中形成有源区102(例如源极区和漏极区)，不同器件(例如NMOS器件和PMOS器件)的有源区102通过隔离区103进行隔离。所述栅极层110包括多个栅极111、多个连接孔CT以及层间电介质层113，所述栅极111形成于所述有源区102上，所述栅极111和衬底100之间设置有栅极氧化层112，所述连接孔CT用于将所述栅极111或有源区102电性导出，部分所述连接孔CT连接所述栅极111，另一部分所述连接孔CT连接所述有源区102。每一互连层中均包括对应的金属线以及电介质层，此外，每一互连层中均还包括通孔(via)，所述金属线和通孔位于所述电介质层中，所述金属线和通孔用于后段的互连，所述电介质层用于电性隔离。例如：所述第一互连层121包括第一金属线M1、第一通孔V1和第一电介质层IMD1，所述第二互连层122包括第二金属线M2、第二通孔V2和第二电介质层IMD2，所述第三互连层123包括第三金属线M3、第三通孔V3和第三电介质层IMD3，所述第四互连层124包括第四金属线M4、第四通孔V4和第四电介质层IMD4，所述第五互连层121包括第五金属线M5、第五通孔V5和第五电介质层IMD5。

所述栅极层110中包括一目标栅极111a，EBAC的高电阻短路的测试需要测试与所述目标栅极111a对应的电路路径的高电阻短路情况。在图1中，所述目标栅极111a对应的有源区(位于所述目标栅极111a下方的有源区)102a连接一连接孔CTa，但是，所述目标栅极111a并不限于如图2所示的结构，还可以为：所述目标栅极111a直接连接所述连接孔CTa，所述目标栅极111a为根据测试需要选定的，此为本领域的技术人员可以理解的，在此不做限定。

接着进行步骤S12，如图3所示，从最顶层的互连层开始进行剥离，去除金属线厚度在大于2μm的所述互连层，并暴露出一金属线厚度在2μm以下的所述互连层。在半导体领域，一般位于最顶层的几层互连层中金属线的厚度在大于2μm，且位于最顶层的几层互连层的互连路径不唯一，无法用于EBAC的高电阻短路的测试，所以，需要将最顶层的几层互连层剥离。在本实施例中，第四金属层M4的厚度和第五金属层M5的厚度均大于2μm，所以，剥落第四互连层124以及第五互连层125。第一金属层M1的厚度、第二金属层M2和第三金属层M3的厚度均小于2μm，所以，露出第三互连层123。

在本实施例中，如图4所示，还包括对所述衬底100的下表面进行减薄，以方便找到所述目标栅极111a下方的有源区102a的位置。较佳的，减薄后所述衬底100的厚度H1为100μm～200μm，例如150μm等等。

接着进行步骤S13，从所述衬底100的下表面标记所述目标栅极111a下方的有源区102a的位置，较佳的，利用近红外光谱照射所述衬底100的下表面，由于所述衬底100为半导体材料，所述半导体材料对近红外光谱透明，所以被近红外光谱照射后，可以清楚地看到有原图的图案。然后在根据版图设计(design)找到所述位置，并用激光在所述衬底100的下表面进行标记，例如用激光制备一个豁口，具体在图中未显示。

之后进行步骤S14，如图5所示，根据所述标记，对所述衬底100制备凹孔，所述凹孔暴露出所述目标栅极111a或所述目标栅极111a下方的有源区102a对应的连接孔CTa。具体的，在本实施例中，所述步骤S14包括子步骤S141和子步骤S142：

子步骤S141，如图5所示，根据所述标记，采用凹孔研磨器(dimple)在所述衬底100的下表面制备一第一凹孔104，所述第一凹孔104位于所述位置的下方。较佳的，所述第一凹孔104的宽度K1为100μm～300μm，例如200μm，所述第一凹孔104底部距所述目标栅极111a的厚度H2为5μm～30μm，例如10μm、20μm等等。

子步骤S142，如图6所示，采用聚焦离子束方法在所述第一凹孔104中制备一第二凹孔105，所述第二凹孔105暴露出所述目标栅极111a或所述目标栅极111a下方的有源区对应的连接孔CTa。较佳的，借助近红外光谱找到所述位置，定位所述第二凹孔105的位置。聚焦离子束方法制备的所述第二凹孔105的宽度K2较小，为5μm～20μm，例如10μm等等。在本实施例中，先采用聚焦离子束方法在所述第一凹孔104中制备所述第二凹孔105，如图6所示，所述第二凹孔105暴露出所述目标栅极111a对应的栅极氧化层112或所述目标栅极111a下方的有源区对应的连接孔CTa；然后，如图7所示，去除所述目标栅极111a对应的栅极氧化层112。

随后进行步骤S15，在所述衬底100的下表面制备一金属层，所述金属层至少覆盖所述凹孔的内壁。在本实施例中，由于所述凹孔包括所述第一凹孔104和第二凹孔105，所以，所述步骤S15包括子步骤S151和子步骤S152：

子步骤S151，如图8所示，采用聚焦离子束工艺在所述第二凹孔105内沉积一覆盖所述第二凹孔105的内壁的第一金属层106，由于聚焦离子束工艺可以在小尺寸的孔洞里较佳的填充金属，所以，所述第一金属层106可以完全覆盖所述第二凹孔105的内壁，用于所述目标栅极111a和连接孔CTa的电性引出；

子步骤S152，如图9所示，在所述衬底100的下表面以及所述第一凹孔104的内壁淀积一第二金属层107，以导通所述第一金属层106。可以采用溅射工艺或化学气相沉积工艺等淀积所述第二金属层107。

之后进行步骤S16，如图10所示，去除暴露出的所述互连层(即第三互连层M3)中的至少部分电介质层(即第三电介质层IMD3)，露出所述第三互连层M3中的金属线(即第三金属线M3)，形成半导体测试结构2。在本实施例中，采用化学湿法刻蚀的方法去除部分所述第三电介质层IMD3，从而保留了所述第三通孔V3，在本发明的其它实施例中，还可以采用化学机械研磨的方法去除部分所述第三电介质层IMD3。

所述半导体测试结构2在进行EBAC的高电阻短路的测试时，如图11所示，用一电子束200照射露出的所述金属线(即第三金属线M3)，并用一纳米探针300接触与所述目标栅极111a对应的所述露出的金属线(即与所述目标栅极111a电性导通的第三金属线M3)，所述金属层接地，由于在本实施例中，所述金属层包括第一金属层106和第二金属层107，所以，所述第二金属层107接地。较佳的，所述电子束200为扫面电子显微镜的电子束，将所述半导体测试结构2放入扫面电子显微镜的腔体内，所述第二金属层107接触所述承载台，从而实现接地。

与所述目标栅极111a电性导通的第三金属线M3作为测试点，所述金属层接地，以导通所述目标栅极或连接孔，从而避免用纳米探针接触所述目标栅极111a或连接孔CTa，使得仅用一个所述纳米探针即可完成EBAC的高电阻短路的测试。

本发明的较佳实施例如上所述，但是，本发明并不限于上述描述的范围，例如，半导体测试结构的制备方法中各个步骤的顺序并不限于上述顺序，还可以按照依次进行步骤S11、步骤S13、步骤S14、步骤S15、步骤S12、步骤S16的顺序制备，亦在本发明的思想范围之内。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种半导体测试结构的制备方法，包括：

提供一待测芯片，所述待测芯片包括自下至上依次层叠的衬底、栅极层以及多层互连层，所述衬底的上表面包括有源区，所述栅极层中的栅极形成于所述有源区上，所述栅极层中包括一目标栅极，每一互连层中均包括对应的金属线以及电介质层；

从最顶层的互连层开始进行剥离，去除金属线厚度在大于2μm的互连层，并暴露出一金属线厚度在2μm以下的所述互连层；

从所述衬底的下表面标记所述目标栅极下方的有源区的位置；

根据所述标记，对所述衬底制备凹孔，所述凹孔暴露出所述目标栅极或所述目标栅极下方的有源区对应的连接孔；

在所述衬底的下表面制备一金属层，所述金属层至少覆盖所述凹孔的内壁；以及

去除暴露出的所述互连层中的至少部分电介质层，露出所述暴露出的互连层中的金属线，形成半导体测试结构。

2.如权利要求1所述的半导体测试结构的制备方法，其特征在于，根据所述标记，对所述衬底制备凹孔的步骤包括：

根据所述标记，采用凹孔研磨器在所述衬底的下表面制备一第一凹孔，所述第一凹孔位于所述位置的下方；

采用聚焦离子束方法在所述第一凹孔中制备一第二凹孔，所述第二凹孔暴露出所述目标栅极或所述目标栅极下方的有源区对应的连接孔。

3.如权利要求2所述的半导体测试结构的制备方法，其特征在于，所述第一凹孔的宽度为100μm～300μm，所述第一凹孔底部距所述目标栅极的厚度为5μm～30μm。

4.如权利要求2所述的半导体测试结构的制备方法，其特征在于，所述第二凹孔的宽度为5μm～20μm。

5.如权利要求2所述的半导体测试结构的制备方法，其特征在于，通过近红外光谱定位所述第二凹孔的位置。

6.如权利要求2所述的半导体测试结构的制备方法，其特征在于，所述衬底与目标栅极之间还包括一栅极氧化层，采用聚焦离子束方法在所述第一凹孔中制备一第二凹孔的步骤包括：

采用聚焦离子束方法在所述第一凹孔中制备所述第二凹孔，所述第二凹孔暴露出所述目标栅极对应的栅极氧化层或所述目标栅极下方的有源区对应的连接孔；

去除所述目标栅极对应的栅极氧化层。

7.如权利要求2所述的半导体测试结构的制备方法，其特征在于，在所述衬底的下表面制备一金属层的步骤包括：

采用聚焦离子束工艺在所述第二凹孔内沉积一覆盖所述第二凹孔的内壁的第一金属层；

在所述衬底的下表面以及所述第一凹孔的内壁淀积一第二金属层。

8.如权利要求7所述的半导体测试结构的制备方法，其特征在于，采用溅射工艺或化学气相沉积工艺淀积所述第二金属层。

9.如权利要求1至8中任意一项所述的半导体测试结构的制备方法，其特征在于，在从所述衬底的下表面标记所述目标栅极下方的有源区的位置的步骤之前，还包括：对所述衬底的下表面进行减薄。

10.如权利要求9所述的半导体测试结构的制备方法，其特征在于，减薄后所述衬底的厚度为100μm～200μm。

11.如权利要求1至8中任意一项所述的半导体测试结构的制备方法，其特征在于，从所述衬底的下表面标记所述目标栅极下方的有源区的位置的步骤包括：利用近红外光谱找到所述位置，并用激光在所述衬底的下表面进行标记。

12.一种半导体测试结构的测试方法，包括：

提供根据如权利要求1至11中任意一项制备方法制备的所述的半导体测试结构；

用一电子束照射露出的所述金属线，并用一纳米探针接触所述目标栅极对应的所述露出的金属线，所述金属层接地。

13.如权利要求12所述的半导体测试结构的测试方法，其特征在于，所述电子束为扫描电子显微镜的电子束。