CN106298557B - 一种基于Au/In等温凝固的低温键合方法 - Google Patents

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Abstract

本发明公开一种基于Au/In等温凝固的低温键合方法，包括：在第一基片的键合面上形成第一金图案层；在第二基片的键合面上形成凸点图案层；在第二基片的键合面上依次形成覆盖所述凸点图案层的第二金图案层和铟图案层；将所述第一基片的键合面与所述第二基片的键合面对准并固定，以进行键合。本发明使用了在金属薄膜底层增加凸点图案层，此凸点图案层不仅降低了键合对准精度，同时也增强了键合过程中的接触力，可以大大提高键合质量。

Description

一种基于Au/In等温凝固的低温键合方法
技术领域
本发明涉及一种基于Au/In等温凝固的低温键合方法。
背景技术
键合技术指的是在室温下两个硅片受范德瓦耳斯力作用相互吸引，硅片表面基团发生化学作用而键合在一起的技术，其可以将表面硅加工和体硅加工有机地结合在一起，是MEMS(微机电系统)技术中的一项重要的加工方法。利用键合技术可以降低单个硅片加工的复杂程度，从而实现复杂的沟通、腔体以及SOI(绝缘体上的硅)材料制备等。此外，键合技术还可以实现MEMS器件中不同材料的部件永久性的连结，以实现三维集成和芯片的圆片级封装。
近年来迅速发展的键合技术已成为MEMS器件开发和实用化的关键技术之一。与其它键合技术相比，低温键合可以避免高温对MEMS器件(尤其是在生物、光学以及射频器件)性能的影响，减小材料的热变形和热应力，进而可以大大提高器件的性能和成品率，是目前键合技术研究的热点。现有技术中已开发出了多种低温键合技术，例如表面活化低温键合、阳极键合、焊料键合以及共晶键合等。
表面活化低温键合是利用化学方法使待键合硅表面活化处理，进而实现硅硅的低温键合。但表面活化低温键合工艺时间长(一般为几小时到几十小时)，效率较低，退火温度高且易形成空洞，由于涉及表面处理，难以满足含图形电路和圆片键合的要求。
阳极键合目前在MEMS器件制备过程中得到了广泛的应用，尤其是富含钠离子的Pyrex玻璃(派热克斯玻璃)与硅片的键合，其缺点是不能对两个硅片直接进行键合，而且由于钠离子的存在，不能和MOS工艺兼容。此外，键合过程中的高电压产生的静电力也可能使MEMS器件中其他可动的结构发生粘附，导致器件失效，同时高电势会使硅材料改变其半导体特性，影响器件性能。
焊料键合对键合表面的平整度要求不高，但是焊料表面往往容易氧化，键合面的氧化层将严重影响键合的实现，同时，焊料中由于添加了有机粘合剂，在键合的过程中会释放有机气体而对器件造成污染。
共晶键合也是目前常用的MEMS键合工艺之一，常用的主要有Au/Sn、Au/Si共晶键合。其中，文献1([1]Ricky W.Chuang,Dongwook Kim,Jeong Park,A Fluxless Au-SnBonding Process of Tin-Rich Compositions Achieved in AmbientAir.2002Electronic Components and Technology Conference.PP134-137)介绍了两种配比的Au/Sn共晶键合，由于在管式炉中进行键合，压力控制和测量比较困难，共晶体的熔融温度较高(约280℃)，且Sn易氧化，无法实现大面积的键合，键合质量无法保证；文献2([2]J.S.Mitchell,K.Najafi,A Detailed Study of Yield and Reliability forVacuum Packages Fabricated in A Wafer-level Au-Si Eutectic Bonding Process,Transducers 2009,Denver,CO,USA,June 21-25,2009.PP841-844)介绍了Au/Si键合的实现方法，其键合强度大，寿命长，但键合对表面平整度要求较高，键合温度相对较高(340℃-450℃)，并不完全适于一些要求低温的MEMS器件。
综上所述，现有技术中的低温键合技术包括以下缺点：
一、易受待键合材料的限制。例如阳极键合，其键合过程中要有钠离子迁移，通常只能用于硅-玻璃间的键合，再如表面活化低温键合，通常只能实现硅-硅之间的直接键合。
二、低温键合时的温度即键合界面所能承受的温度范围较小。例如Au/Si共晶键合中，键合的最低温度是AuSi合金的熔化温度，键合界面所能承受的最大温度也是AuSi合金的熔化温度。
三、易受待键合表面的平整度的限制。例如阳极键合，Au/Si共晶键合，硅硅键合等，键合表面的平整度通常要求小于1μm，这大大增加了工艺难度及工艺成本。
四、不易于图形化。例如表面活化低温键合难以满足含图形电路和圆片键合的要求。
五、键合对准精度要求较高。
发明内容
为了解决上述现有技术存在的问题，本发明的目的在于提供一种基于Au/In等温凝固的低温键合方法，包括：在第一基片的键合面上形成第一金图案层；在第二基片的键合面上形成凸点图案层；在第二基片的键合面上依次形成覆盖所述凸点图案层的第二金图案层和铟图案层；将所述第一基片的键合面与所述第二基片的键合面对准并固定，以进行键合。
进一步地，所述第一金图案层和所述第二金图案层的厚度相同，并且所述第一金图案层、所述第二金图案层以及所述铟图案层的厚度满足下面的式子1，
[式子1]
其中，WIn和WAu分别为铟和金的原子量，dAu和dIn分别为铟和金的在室温下的理想密度，hAu表示所述第一金图案层和所述第二金图案层的厚度，hIn表示所述铟图案层的厚度。
进一步地，在第一基片的键合面上形成第一金图案层之前，在第一基片的键合面上形成第一过渡图案层。
进一步地，所述第一过渡图案层及所述第一金图案层的形成方法具体包括：在第一基片的键合面上形成第一图案化的光刻胶层；在第一基片的键合面上依次形成覆盖所述第一图案化的光刻胶层的第一过渡材料层和第一金材料层；将所述第一图案化的光刻胶层以及其上的第一过渡材料层和第一金材料层去除，以在第一基片的键合面上依次形成所述第一过渡图案层和所述第一金图案层。
进一步地，当所述第二基片采用非透明的材料制成时，在第二基片的键合面上形成凸点图案层之前，在第二基片的与所述键合面相对的表面上形成键合对准标记。
进一步地，在第二基片的键合面上形成凸点图案层的具体方法包括：在第二基片的键合面上沉积凸点材料层；在所述凸点材料层上形成第二图案化的光刻胶层；将未被所述第二图案化的光刻胶层覆盖的凸点材料层去除；将所述第二图案化的光刻胶层去除，以获得所述凸点图案层。
进一步地，在第二基片的键合面上形成覆盖所述凸点图案层的第二金图案层和铟图案层之前，在第二基片的键合面上形成与所述凸点图案层间隔的第三图案化的光刻胶层。
进一步地，在第二基片的键合面上形成覆盖所述凸点图案层的第二金图案层和铟图案层之前，在第二基片的键合面上形成覆盖所述凸点图案层的第二过渡图案层。
进一步地，所述第二过渡图案层、所述第二金图案层及所述铟图案层的具体形成方法包括：在所述第二基片的键合面上形成覆盖所述凸点图案层和所述第三图案化的光刻胶层的第二过渡材料层；在所述第二过渡材料层上形成第二金材料层；在所述第二金材料层上形成铟材料层；将所述第三图案化的光刻胶层以及其上的第二过渡材料层、第二金材料层和铟材料层去除，以形成依次覆盖所述凸点图案层的第二过渡图案层、第二金图案层和铟图案层。
进一步地，在将所述第一基片的键合面与所述第二基片的键合面对准并固定之前，将所述铟图案层表面的铟氧化层去除。
本发明的基于Au/In等温凝固的低温键合方法，金、铟材料的性能高，铟熔点低(156.6℃)，硬度低，可塑性强，原子半径大，非常适用于低温键合。金铟等温凝固反应的速度快，键合界面不易出现气泡与空洞等缺陷，可使键合率高达95％以上。相对现有一些低温键合技术，Au/In等温凝固键合，不仅适用于硅与硅、硅与玻璃之间键合，还可以适于多种不同材料之间进行键合，其应用不受待键合材料限制。Au/In等温凝固在键合的过程中In熔化成液体，使键合具有液态特性，对表面平整度要求较低，清洗过程中键合面不需要进行专门的表面键合增加处理，键合且易于实现，成本低，键合效率高。键合线可以通过光刻形成图形掩模，通过热蒸发或溅射或电镀工艺沉积金属薄膜，键合线线条均匀，键合界面不受图形的限制，省时省力且节约成本。键合温度可以在高于In熔点(156.6℃)的温度下实现，其生成的产物均在490℃以上，所以可以实现在低温下进行键合，承受450℃以上的高温。另外，使用了在金属薄膜底层增加凸点图案层，此凸点图案层不仅降低了键合对准精度，同时也增强了键合过程中的接触力，可以大大提高键合质量。
附图说明
通过结合附图进行的以下描述，本发明的实施例的上述和其它方面、特点和优点将变得更加清楚，附图中：
图1是根据本发明的实施例的基于Au/In等温凝固的低温键合方法的流程示意图；
图2a至图2c是根据本发明的实施例的第一过渡图案层及第一金图案层的具体形成过程的示意图；
图3a至图3g是根据本发明的实施例的键合对准标记及凸点图案层的具体形成过程的示意图；
图3h至图3l是根据本发明的实施例的第二过渡图案层、第二金图案层及铟图案层的具体形成过程的示意图
图4是根据本发明的实施例的第一基片和第二基片键合后的超声扫描显微镜图；
图5是根据本发明的实施例的第一基片和第二基片键合后截面电子扫描显微镜图。
具体实施方式
以下，将参照附图来详细描述本发明的实施例。然而，可以以许多不同的形式来实施本发明，并且本发明不应该被解释为限制于这里阐述的具体实施例。相反，提供这些实施例是为了解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解本发明的各种实施例和适合于特定预期应用的各种修改。在附图中，为了清楚器件，夸大了层和区域的厚度，相同的标号在整个说明书和附图中可用来表示相同的元件。
等温凝固过程是液体/固体的相互扩散、反应的过程。在这一过程中，一种低熔点元素和一种高熔点元素在比低熔点元素略高的温度下发生反应扩散，最终可形成熔点比扩散温度高的金属间化合物或固溶体。Au/In等温凝固键合的键合温度可以在高于In熔点(156.6℃)的温度下实现，在Au/In等温凝固反应的过程中，其首先生成AuIn2，然后多余的金属层会继续反应生成AuIn及γ相固溶体，产物AuIn2、AuIn及γ相固溶体熔点均在490℃以上，所以，通过合理控制Au和In金属层的原子量比例，既可实现在低温下实现键合，也可承受450℃以上的高温。
图1是根据本发明的实施例的基于Au/In等温凝固的低温键合方法的流程示意图。
参照图1，根据本发明的实施例的基于Au/In等温凝固的低温键合方法包括：
步骤10：在第一基片的键合面上形成第一金(Au)图案层。
在步骤10中，第一基片为N型双面抛光硅片，但本发明并不限制于此，例如第一基片也可采用玻璃、氮化镓(GaN)等非硅材料制成。
由于第一金图案层与第一基片的粘附性欠佳，所以在第一金图案层与第一基片之间增加第一过渡图案层，以解决第一金图案层与第一基片的粘附性欠佳的问题，同时第一过渡图案层能够阻挡液态铟浸入到第一基片，从而避免影响第一金图案层与第一基片的粘附性。在本实施例中，第一过渡图案层采用金属钛(Ti)形成，但本发明并不局限于此。
图2a至图2c是根据本发明的实施例的第一过渡图案层及第一金图案层的具体形成过程的示意图。
参照图2a，在清洗后的第一基片110的键合面上形成第一图案化的光刻胶层101。这里，可采用H2SO4：H2O2＝4:1的清洗液对第一基片110清洗10min，充分去除第一基片110表面的有机杂质及金属离子，然后再利用氧等离子体对第一基片110进行进一步的清洗，以确保第一基片110的表面无任何杂质和污染。
参照图2b，在第一基片110的键合面上依次形成覆盖第一图案化的光刻胶层101的第一过渡材料层102和第一金材料层103。这里，可采用磁控溅射工艺或电子束蒸发工艺在第一基片110的键合面上依次形成覆盖第一图案化的光刻胶层101的约20nm的第一过渡材料层102和约250nm的第一金材料层103。此外，第一金材料层103的厚度小于第一图案化的光刻胶层101的厚度。
参照图2c，将第一图案化的光刻胶层101以及其上的第一过渡材料层102和第一金材料层103去除，以在第一基片110的键合面上依次形成第一过渡图案层120和第一金图案层130。
步骤20：在第二基片的键合面上形成凸点图案层。
在步骤20中，第二基片为N型双面抛光硅片，但本发明并不限制于此，例如第二基片也可采用玻璃、氮化镓(GaN)等非硅材料制成。
这里，由于第二基片采用非透明的材料硅制成，所以在第二基片的键合面上形成凸点图案层之前，在第二基片的与键合面相对的表面上形成键合对准标记。应当说明的是，在第二基片采用透明的材料(诸如玻璃等)制成时，形成键合对准标记的过程可省略掉。
图3a至图3g是根据本发明的实施例的键合对准标记及凸点图案层的具体形成过程的示意图。
参照图3a，在清洗后的第二基片210的与键合面相对的表面上形成第四图案化的光刻胶层201。这里，可采用H2SO4：H2O2＝4:1的清洗液对第二基片210清洗10min，充分去除第二基片210表面的有机杂质及金属离子，然后再利用氧等离子体对第二基片210进行进一步的清洗，以确保第二基片210的表面无任何杂质和污染。
参照图3b，对第四图案化的光刻胶层201之间的第二基片210的与键合面相对的表面进行硅刻蚀。这里，刻蚀深度可为2μm～5μm。
参照图3c，将第四图案化的光刻胶层201去除，从而在第二基片210的与键合面相对的表面上形成键合对准标记220。
参照图3d，在第二基片210的键合面上沉积凸点材料层202。这里，可采用PECVD或热氧等工艺在第二基片210的键合面上沉积一层厚度为500nm的二氧化硅层作为凸点材料层202。应当说明的是，在本发明中，凸点材料层202所采用的材料不限于二氧化硅，例如也可以是其他合适的氧化物层。
参照图3e，在凸点材料层202上形成第二图案化的光刻胶层203。
参照图3f，将未被第二图案化的光刻胶层203覆盖的凸点材料层202去除。这里，可将图3e所示的第二基片210浸入BOE(HF:NH4F＝5:1)溶液中，将未被第二图案化的光刻胶层203覆盖的凸点材料层202腐蚀掉。
参照图3g，将第二图案化的光刻胶层203去除，以获得凸点图案层230。
步骤30：在第二基片的键合面上依次形成覆盖凸点图案层的第二金图案层和铟图案层。
这里，进一步地，在第二基片的键合面上形成覆盖凸点图案层的第二金图案层和铟图案层之前，在第二基片的键合面上形成与凸点图案层间隔的第二图案化的光刻胶层。
此外，由于第二金图案层与第二基片的粘附性欠佳，所以在第二基片的键合面上形成覆盖凸点图案层的第二金图案层和铟图案层之前，在第二基片的键合面上形成覆盖凸点图案层和第二图案化的光刻胶层的第二过渡图案层，以解决第二金图案层与第二基片的粘附性欠佳的问题，同时第二过渡图案层能够阻挡液态铟浸入到第二基片，从而避免影响第二金图案层与第二基片的粘附性。在本实施例中，第二过渡图案层采用金属钛(Ti)形成，但本发明并不局限于此。
图3h至图3l是根据本发明的实施例的第二过渡图案层、第二金图案层及铟图案层的具体形成过程的示意图。
参照图3h，在第二基片210的键合面上形成与凸点图案层230间隔的第三图案化的光刻胶层204。这里，第三图案化的光刻胶层204的厚度至少为2μm。
参照图3i，在第二基片210的键合面上形成覆盖凸点图案层230和第三图案化的光刻胶层204的第二过渡材料层205。这里，可采用磁控溅射工艺或电子束蒸发工艺在第二基片210的键合面上形成覆盖凸点图案层230和第三图案化的光刻胶层204的约20nm的第二过渡材料层205。
参照图3j，在第二过渡材料层205上形成第二金材料层206。这里，可采用磁控溅射工艺或电子束蒸发工艺在第二过渡材料层205上形成约200nm的第二金材料层206。
参照图3k，在第二金材料层206上形成铟材料层207。这里，可采用热蒸发或电镀的方式在第二金材料层206上形成约1500nm的铟材料层207。
参照图3l，将第二图案化的光刻胶层204以及其上的第二过渡材料层205、第二金材料层206和铟材料层207去除，以形成依次覆盖凸点图案层230的第二过渡图案层240、第二金图案层250和铟图案层260。
步骤40：将第一基片的键合面与第二基片的键合面对准并固定，以进行键合。
这里，在将第一基片110的键合面与第二基片210的键合面对准固定之后，送入到键合机中进行真空键合，本实施例中键合温度采用阶梯式设计，例如升温至100℃，键合保压时间2min，抽出固定夹具，再快速升温至180℃，并施加压力2000mbar，键合保压时间30min，然后降低压力至500mbar，自然冷却到室温取出，以实现Au/In等温凝固低温键合。
由于铟图案层260的表面在空气中易形成一层很薄的铟氧化层，该铟氧化层会严重影响Au/In等温凝固反应的进行，所以在将第一基片110的键合面与第二基片210的键合面对准并固定之前，必须将铟图案层260表面的铟氧化层去除。在本实施例中，利用稀酸(例如稀盐酸、草酸等)对第二基片210浸泡30秒～90秒或者利用离子(例如氩离子)对铟图案层260的表面进行刻蚀，以去除铟氧化层。
此外，在本实施例中，为了使Au/In等温凝固的过程中生成高熔点化合物，必须对第一金图案层130、第二金图案层250及铟图案层260的厚度提前进行合理的设计，具体为：第一金图案层130、第二金图案层250及铟图案层260的厚度满足下面的式子1。
[式子1]
其中，WIn和WAu分别为铟和金的原子量，dAu和dIn分别为铟和金的在室温下的理想密度，hAu表示第一金图案层130和第二金图案层250的厚度，hIn表示铟图案层260的厚度。
图4是根据本发明的实施例的第一基片和第二基片键合后的超声扫描显微镜图。图5是根据本发明的实施例的第一基片和第二基片键合后截面电子扫描显微镜图。
参照图4和图5，根据本发明的实施例的第一基片和第二基片键合后的键合面没有出现气泡及空洞缺陷。而且，通过剪切强度测试可知，根据本发明的实施例的第一基片和第二基片键合后的键合强度大于10MPa。
综上所述，根据本发明的实施例的基于Au/In等温凝固的低温键合方法，金、铟材料的性能高，铟熔点低(156.6℃)，硬度低，可塑性强，原子半径大，非常适用于低温键合。金铟等温凝固反应的速度快，键合界面不易出现气泡与空洞等缺陷，可使键合率高达95％以上。相对现有一些低温键合技术，Au/In等温凝固键合，不仅适用于硅与硅、硅与玻璃之间键合，还可以适于多种不同材料之间进行键合，其应用不受待键合材料限制。Au/In等温凝固在键合的过程中In熔化成液体，使键合具有液态特性，对表面平整度要求较低，清洗过程中键合面不需要进行专门的表面键合增加处理，键合且易于实现，成本低，键合效率高。键合线可以通过光刻形成图形掩模，通过热蒸发或溅射或电镀工艺沉积金属薄膜，键合线线条均匀，键合界面不受图形的限制，省时省力且节约成本。键合温度可以在高于In熔点(156.6℃)的温度下实现，其生成的产物均在490℃以上，所以可以实现在低温下进行键合，承受450℃以上的高温。另外，使用了在金属薄膜底层增加凸点图案层，此凸点图案层不仅降低了键合对准精度，同时也增强了键合过程中的接触力，可以大大提高键合质量。
虽然已经参照特定实施例示出并描述了本发明，但是本领域的技术人员将理解：在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下，可在此进行形式和细节上的各种变化。

Claims (9)

1.一种基于Au/In等温凝固的低温键合方法，其特征在于，包括：
在第一基片的键合面上形成第一金图案层；
在第二基片的键合面上形成凸点图案层；
在第二基片的键合面上依次形成覆盖所述凸点图案层的第二金图案层和铟图案层；
将所述铟图案层表面的铟氧化层去除，并将所述第一基片的键合面与所述第二基片的键合面对准并固定，以进行键合。
2.根据权利要求1所述的低温键合方法，其特征在于，所述第一金图案层和所述第二金图案层的厚度相同，并且所述第一金图案层、所述第二金图案层以及所述铟图案层的厚度满足下面的式子1，
[式子1]
其中，WIn和WAu分别为铟和金的原子量，dAu和dIn分别为铟和金的在室温下的理想密度，hAu表示所述第一金图案层和所述第二金图案层的厚度，hIn表示所述铟图案层的厚度。
3.根据权利要求1所述的低温键合方法，其特征在于，在第一基片的键合面上形成第一金图案层之前，在第一基片的键合面上形成第一过渡图案层。
4.根据权利要求3所述的低温键合方法，其特征在于，所述第一过渡图案层及所述第一金图案层的形成方法具体包括：
在第一基片的键合面上形成第一图案化的光刻胶层；
在第一基片的键合面上依次形成覆盖所述第一图案化的光刻胶层的第一过渡材料层和第一金材料层；
将所述第一图案化的光刻胶层以及其上的第一过渡材料层和第一金材料层去除，以在第一基片的键合面上依次形成所述第一过渡图案层和所述第一金图案层。
5.根据权利要求1所述的低温键合方法，其特征在于，当所述第二基片采用非透明的材料制成时，在第二基片的键合面上形成凸点图案层之前，在第二基片的与所述键合面相对的表面上形成键合对准标记。
6.根据权利要求1或5所述的低温键合方法，其特征在于，在第二基片的键合面上形成凸点图案层的具体方法包括：
在第二基片的键合面上沉积凸点材料层；
在所述凸点材料层上形成第二图案化的光刻胶层；
将未被所述第二图案化的光刻胶层覆盖的凸点材料层去除；
将所述第二图案化的光刻胶层去除，以获得所述凸点图案层。
7.根据权利要求1所述的低温键合方法，其特征在于，在第二基片的键合面上形成覆盖所述凸点图案层的第二金图案层和铟图案层之前，在第二基片的键合面上形成与所述凸点图案层间隔的第三图案化的光刻胶层。
8.根据权利要求7所述的低温键合方法，其特征在于，在第二基片的键合面上形成覆盖所述凸点图案层的第二金图案层和铟图案层之前，在第二基片的键合面上形成覆盖所述凸点图案层的第二过渡图案层。
9.根据权利要求8所述的低温键合方法，其特征在于，所述第二过渡图案层、所述第二金图案层及所述铟图案层的具体形成方法包括：
在所述第二基片的键合面上形成覆盖所述凸点图案层和所述第三图案化的光刻胶层的第二过渡材料层；
在所述第二过渡材料层上形成第二金材料层；
在所述第二金材料层上形成铟材料层；
将所述第三图案化的光刻胶层以及其上的第二过渡材料层、第二金材料层和铟材料层去除，以形成依次覆盖所述凸点图案层的第二过渡图案层、第二金图案层和铟图案层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108950504B (zh) * 2018-08-03 2020-08-14 江苏环奥金属材料科技有限公司 一种在n型砷化镓表面形成欧姆接触的合金靶材的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101451860A (zh) * 2007-12-04 2009-06-10 松下电器产业株式会社 电子器件及其制造方法
CN101807558A (zh) * 2009-02-12 2010-08-18 财团法人工业技术研究院 元件密封接合结构及其工艺
JP5144821B1 (ja) * 2011-06-16 2013-02-13 株式会社神戸製鋼所 電極材料の製造方法
JP5532019B2 (ja) * 2010-07-16 2014-06-25 ダイキン工業株式会社 エネルギー制御装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5532019B2 (zh) * 1973-02-07 1980-08-22
JPS5768040A (en) * 1980-10-15 1982-04-26 Hitachi Ltd Electrode structure for semiconductor device
JPH05144821A (ja) * 1991-04-30 1993-06-11 Toshiba Corp 半導体装置
JPH0529363A (ja) * 1991-07-22 1993-02-05 Sony Corp 配線基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101451860A (zh) * 2007-12-04 2009-06-10 松下电器产业株式会社 电子器件及其制造方法
CN101807558A (zh) * 2009-02-12 2010-08-18 财团法人工业技术研究院 元件密封接合结构及其工艺
JP5532019B2 (ja) * 2010-07-16 2014-06-25 ダイキン工業株式会社 エネルギー制御装置
JP5144821B1 (ja) * 2011-06-16 2013-02-13 株式会社神戸製鋼所 電極材料の製造方法

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