CN106206452A

CN106206452A - 半导体结构的形成方法

Info

Publication number: CN106206452A
Application number: CN201610599893.5A
Authority: CN
Inventors: 沈思杰
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2016-07-27
Filing date: 2016-07-27
Publication date: 2016-12-07
Anticipated expiration: 2036-07-27
Also published as: CN106206452B

Abstract

本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括存储区和外围区；在所述存储区和外围区衬底上形成栅极层；在所述外围区衬底上和部分所述存储区栅极层上形成第一图形层；以所述第一图形层为掩膜，对所述存储区栅极层进行刻蚀，在存储区栅极层中形成隔离凹槽；去除所述第一图形层；在所述存储区栅极层上形成第二图形层；以所述第二图形层为掩膜，去除外围区衬底上的栅极层；去除所述第二图形层；去除外围区衬底上的栅极层之后，在所述外围区形成外围器件结构；形成连接所述隔离凹槽侧壁栅极层的插塞。所述形成方法能够改善形成的插塞与所述隔离凹槽侧壁栅极层的连接，进而改善所述插塞与栅极层之间的电性能。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展。

快闪存储器(Flash memory)又称闪存，已经成为非挥发性存储器的主流存储器。闪存的主要特点是在不加电的情况下能够长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点。在微机和自动化控制领域得到了广泛的应用。因此，如何提升闪存的性能成为一个重要课题。

存储器件一般与外围的逻辑器件在同一片晶圆上形成，为了简化工艺流程，存储器件中对多晶硅的刻蚀往往与逻辑器件中多晶硅的刻蚀在同一刻蚀工艺中进行。然而这种形成方法往往导致存储器件性能下降。

因此，现有的半导体结构的形成方法形成的存储器件性能较差。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，能够提高所形成半导体结构性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括存储区和外围区；在所述存储区和外围区衬底上形成栅极层；在所述外围区衬底上和部分所述存储区栅极层上形成第一图形层；以所述第一图形层为掩膜，对所述存储区栅极层进行刻蚀，在存储区栅极层中形成隔离凹槽；形成隔离凹槽之后，去除所述第一图形层；在所述存储区衬底和栅极层上形成第二图形层；以所述第二图形层为掩膜，去除外围区衬底上的栅极层；在去除外围区衬底上的栅极层之后，去除所述第二图形层；去除外围区衬底上的栅极层之后，在所述外围区形成外围器件结构；去除所述第一图形层之后，在所述存储区栅极层上形成插塞，所述插塞与存储区栅极层接触。

可选的，对所述存储区栅极层进行刻蚀的工艺包括：干法刻蚀或湿法刻蚀工艺。

可选的，通过干法刻蚀对所述存储区栅极层进行刻蚀的刻蚀气体包括：HBr。

可选的，所述第一图形层和第二图形层为光刻胶。

可选的，形成所述第一图形层之后，所述第一图形层顶部表面面积与所述衬底表面面积的比值大于50％。

可选的，形成所述第一图形层之后，所述第一图形层顶部表面面积与所述衬底表面面积的比值在90％～99％的范围内。

可选的，以所述第一图形层为掩膜对所述存储区栅极层进行刻蚀之后，在所述存储区形成第二图形层；以所述第二图形层为掩膜，刻蚀去除外围区衬底上的栅极层。

可选的，以所述第二图形层为掩膜，刻蚀去除外围区衬底上的栅极层之后，在所述外围区和部分存储区栅极层上形成第一图形层，以所述第一图形层为掩膜对所述存储区栅极层进行刻蚀。

可选的，所述存储区包括：连接区和器件区；所述栅极层包括：位于所述外围区和器件区衬底上的浮栅层；位于所述浮栅层和所述连接区衬底上的控制栅层；在所述存储区和外围区衬底上形成栅极层的步骤包括：在所述外围区和所述器件区衬底上形成浮栅层；在所述浮栅层和所述连接区衬底上形成控制栅层。

可选的，形成所述插塞之前，还包括：在存储区栅极层上形成隔离层；图形化所述隔离层，在所述栅极层上的隔离层中形成第一存储窗口；在所述第一存储窗口侧壁形成侧墙；以所述侧墙和隔离层为掩膜，刻蚀所述栅极层至暴露出所述存储区衬底，形成第二存储窗口；在所述第二存储窗口中形成字线。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的半导体结构的形成方法中，在对所述存储区栅极层进行刻蚀的过程中，在所述外围区栅极层上也形成有第一图形层。所述外围区的第一图形层能够在刻蚀的过程中产生聚合物，从而使对所述存储区栅极层进行刻蚀的刻蚀速率降低，从而对形成的隔离凹槽侧壁的损耗小。因此，所述形成方法形成的隔离凹槽侧壁与衬底表面的垂直性好，从而能够改善形成的插塞与所述隔离凹槽侧壁栅极层的连接，进而改善所述插塞与栅极层之间的电性能。因此，所述形成方法能够改善所形成半导体结构的性能。

附图说明

图1至图4是一种半导体结构的形成方法各步骤的结构示意图；

图5至图17是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

半导体结构的形成方法存在所形成的半导体结构性能较差的缺点。

现结合一种半导体结构的形成方法，分析所形成的半导体结构性能较差的原因：

所述半导体结构的形成方法如图1至图4所示。

请参考图1，提供衬底100，所述衬底100包括外围区I和存储区II；在所述外围区I和部分存储区II衬底上形成浮栅层110；在所述浮栅层110和存储区II衬底100上形成控制栅层120。

请参考图2，图2中存储区II是图1沿虚线1-2的剖视图基础上的视图，在所述存储区II形成图形化的光刻胶121，并以所述光刻胶121为掩膜对所述浮栅层110和控制栅层120进行刻蚀，去除所述外围区I衬底200上的浮栅层110和控制栅层120，并在所述存储区II衬底200上形成隔离凹槽111。

请参考图3，在所述存储区II衬底100上形成字线130，形成所述字线130的步骤包括：在所述存储区II衬底100和控制栅120上形成隔离层132；图形化所述隔离层132至暴露出衬底100表面，形成第一存储窗口；在所述第一存储窗口侧壁形成侧墙122；以所述隔离层132和所述侧墙122为掩膜刻蚀所述浮栅层110和控制栅层120，形成第二存储窗口；在所述第二存储窗口中形成字线130。

继续参考图3，形成字线130之后，在所述外围区I衬底100上形成外围栅极结构140。

请参考图4，形成覆盖所述存储区II隔离层132和字线130的介质层150；在所述存储区II介质层150和隔离层132中形成插塞151，所述插塞151与所述控制栅层120连接。

其中，在对所述存储区II浮栅层110和控制栅层120进行刻蚀的过程中，由于所述光刻胶121暴露出外围区I控制栅层120，因此，能够在对存储区II浮栅层110和控制栅层120进行刻蚀的过程中去除外围区I浮栅层110和控制栅层120，工艺简单。

然而，在对存储区II浮栅层110和控制栅层120进行刻蚀过程中，所述光刻胶121暴露出外围区I控制栅层120，所述光刻胶121面积较小，与刻蚀气体反应的光刻胶121较少，使刻蚀产生的聚合物较少，刻蚀速率大，从而导致所形成的隔离凹槽111侧壁容易受到损耗，进而导致隔离凹槽111侧壁与衬底100表面的垂直性降低，还容易使插塞151下方控制栅120(图4中区域11中的控制栅层120)表面不平整，进而导致所述插塞151与所述控制栅层120之间的连接性能不良。因此，所述形成方法形成的半导体结构性能较差。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括存储区和外围区；在所述存储区和外围区衬底上形成栅极层；在所述外围区衬底上和部分所述存储区栅极层上形成第一图形层；以所述第一图形层为掩膜，对所述存储区栅极层进行刻蚀，在存储区栅极层中形成隔离凹槽；形成隔离凹槽之后，去除所述第一图形层；在所述存储区衬底和栅极层上形成第二图形层；以所述第二图形层为掩膜，去除外围区衬底上的栅极层；在去除外围区衬底上的栅极层之后，去除所述第二图形层；去除外围区衬底上的栅极层之后，在所述外围区形成外围器件结构；去除所述第一图形层之后，在所述存储区栅极层上形成插塞，所述插塞与存储区栅极层接触。

其中，在对所述存储区栅极层进行刻蚀的过程中，在所述外围区栅极层上也形成有第一图形层。所述外围区的第一图形层能够在刻蚀的过程中产生聚合物，从而使对所述存储区栅极层进行刻蚀的刻蚀速率降低，从而对形成的隔离凹槽侧壁的损耗小。因此，所述形成方法形成的隔离凹槽侧壁与衬底表面的垂直性好，从而能够改善形成的插塞与所述隔离凹槽侧壁的栅极层的连接，进而改善插塞与栅极层之间的电性能。因此，所述形成方法能够改善所形成半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图5，提供衬底200，所述衬底200包括存储区和外围区A。

本实施例中，所述存储区包括：器件区B1和连接区B2。

本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗衬底等半导体衬底。

后续在所述存储区和外围区A衬底200上形成栅极层。

本实施例中，所述栅极层包括：位于所述外围区A和器件区B1衬底上的浮栅层；位于所述浮栅层和所述连接区B2衬底200上的控制栅层。形成所述栅极层的步骤包括：在所述外围区A和所述器件区B1形成浮栅层210；在所述浮栅层210和所述连接区B2衬底200上形成控制栅层220，具体如图5和图6所示。

请参考图5，在所述外围区A和所述器件区B1衬底200上形成浮栅层210。

所述浮栅层210用于后续形成存储栅极结构的浮栅。

本实施例中，在所述外围区A和所述器件区B1形成浮栅层210的步骤包括：在所述外围区A和存储区衬底200上形成初始浮栅层；去除所述连接区B2衬底200上的初始浮栅层。

本实施例中，去除所述连接区B2衬底200上的初始浮栅层之后还包括：对所述连接区B2衬底200进行刻蚀，在所述连接区B2衬底200中形成凹槽；在所述凹槽中形成隔离结构202。

所述隔离结构202用于实现后续连接区B2控制栅与衬底200之间的电绝缘。

本实施例中，所述浮栅层210的材料为多晶硅。在其他实施例中，所述浮栅层的材料还可以为锗或硅锗。

本实施例中，形成所述浮栅层210之前，还包括：在所述衬底200上形成遂穿介质层(图中未示出)。

本实施例中，所述遂穿介质层的材料为氧化硅。

请参考图6，在所述浮栅层210和所述连接区B2衬底200上形成控制栅层220。所述控制栅层220与所述浮栅层210形成栅极层。

所述栅极层用于形成存储栅极结构。所述控制栅层220用于后续形成存储栅极结构的控制栅。

本实施例中，所述控制栅层220的材料为多晶硅。在其他实施例中，所述控制栅层的材料还可以为锗或硅锗。

本实施例中，通过化学气相沉积工艺形成所述控制栅层220。在其他实施例中，还可以通过物理气相沉积或原子层沉积工艺形成所述控制栅层。

需要说明的是，本实施例中，形成所述控制栅层220之前，所述形成方法还包括：在所述浮栅层210上形成栅介质层(图中未示出)。

本实施例中，所述栅介质层为氧化硅层与氮化硅层形成的叠层结构。

请参考图7和图8，图8中器件区B1是图7沿虚线3-4的剖视图基础上的视图，连接区B2是图7沿虚线5-6的剖视图基础上的视图，在所述外围区A衬底200上和所述存储区栅极层上形成第一图形层221。

所述第一图形层221用于后续作为对所述存储区栅极层进行刻蚀的掩膜，从而定义后续形成的隔离凹槽的位置和尺寸。

所述外围区A衬底200上具有第一图形层221，因此，所述第一图形层221表面面积较大，在后续刻蚀所述栅极层的过程中，形成的聚合物较多，从而能够降低对所述栅极层的刻蚀速率，进而能够减少对后续形成的隔离凹槽侧壁的损耗。

本实施例中，所述第一图形层221为光刻胶。

本实施例中，形成所述第一图形层221的工艺包括旋涂工艺。

本实施例中，所述第一图形层221完全覆盖所述外围区A栅极层，所述存储区第一图形层221中具有开口223。

所述第一图形层221顶部表面面积与所述衬底200表面面积的比值大于50％。具体的，本实施例中，所述第一图形层221顶部表面面积与所述衬底200表面面积的比值在90％～99％的范围内。

请参考图9，以所述第一图形层221为掩膜，对所述存储区栅极层进行刻蚀，在存储区栅极层中形成隔离凹槽222。

所述隔离凹槽222用于隔离后续形成的存储栅极结构。

对所述存储区栅极层进行刻蚀的过程中，由于所述第一图形层221顶部表面面积较大，刻蚀产生的聚合物较多，聚合物对存储区栅极层的保护作用较大，因此，对所述存储区栅极层的刻蚀速率较低，不容易使第一图形层221损耗较大，从而能够使第一图形层221对第一图形层221下方的栅极层进行充分保护，因此，所述控制栅层220的损耗较小，进而使所述隔离凹槽222侧壁与所述衬底200表面的垂直性好。因此，在后续形成插塞之后，所述插塞与连接区B2控制栅层220能够充分接触，从而能够改善插塞与所述连接区B2控制栅层220之间的电连接，提高半导体性能。

本实施例中，形成所述隔离凹槽222的工艺包括：干法刻蚀。干法刻蚀具有各向异性，对所述隔离凹槽222侧壁的损耗小，因此，形成的隔离凹槽222侧壁与衬底200之间的垂直性好。在其他实施例中，形成所述隔离凹槽的工艺还可以包括：湿法刻蚀。

本实施例中，通过干法刻蚀工艺对存储区栅极层进行刻蚀的刻蚀气体包括：HBr。

所述刻蚀气体中，HBr用于对存储区栅极层进行刻蚀，并能够与所述第一图形层221发生反应，形成聚合物。所述聚合物能够附着在所述第一图形层221表面和所述栅极层侧壁，从而对第一图形层221和所述栅极层侧壁进行保护，降低刻蚀速率，进而能够降低对隔离凹槽222侧壁的损耗。

本实施例中，通过干法刻蚀工艺对存储区栅极层进行刻蚀的载气包括：He、HeO₂或两者组合。具体的，所述载气包括He和HeO₂。

本实施例中，通过干法刻蚀工艺对存储区栅极层进行刻蚀的工艺参数包括：HBr的流量为100sccm～140sccm；He的流量为90sccm～110atoms/cm²；HeO₂的流量为60sccm～80sccm。

请参考图10，形成隔离凹槽222之后，去除所述第一图形层221(如图9所示)。

本实施例中，通过灰化工艺去除所述第一图形层221。

后续去除所述第一图形层221之后，还包括：在所述存储区衬底200上形成字线，具体如图11和图12所示。

请参考图11，在存储区栅极层上形成隔离层230。

本实施例中，所述隔离层230的材料为氮化硅。在其他实施例中，所述隔离层的材料还可以为氧化硅。

本实施例中，形成所述隔离层230的工艺包括：化学气相沉积工艺或物理气相沉积工艺。

本实施例中，所述隔离层230还位于所述隔离凹槽222(如图9所示)中。

继续参考图11，图形化所述隔离层230，在所述栅极层上的隔离层230中形成第一存储窗口。

所述第一存储窗口后续用于容纳侧墙和字线。

继续参考图11，在所述第一存储窗口侧壁形成侧墙232。

所述侧墙232用于在后续刻蚀所述栅极层的过程中，保护所述侧墙232下方的栅极层不被刻蚀，从而形成存储栅极结构。

本实施例中，所述侧墙232的材料为氮化硅。在其他实施例中，所述侧墙的材料还可以为氮氧化硅。

继续参考图11，以所述侧墙232和隔离层230为掩膜，刻蚀所述栅极层直至暴露出所述存储区衬底200表面，形成第二存储窗口231。

所述第二存储窗口231用于容纳字线。

所述器件区B1第二存储窗口231与所述隔离凹槽222(如图9所示)之间的栅极层形成存储栅极结构。

本实施例中，通过干法刻蚀或湿法刻蚀工艺对所述栅极层刻蚀，形成第二存储窗口231。

请参考图12，在所述第二存储窗口231中形成字线233。

本实施例中，所述字线233的材料为铜。在其他实施例中，所述字线的材料还可以为钨。

需要说明的是，在所述第二存储窗口231中形成所述字线233之前，还包括：在所述第二存储窗口231侧壁形成隔离侧墙234。

所述隔离侧墙234用于实现字线233与栅极层之间的隔离。

请参考图13，在所述存储区栅极层上形成第二图形层240。

所述第二图形层240用于作为后续刻蚀所述外围区A栅极层的掩膜。

本实施例中，形成所述字线233之后，形成所述第二图形层240。所述第二图形层240位于所述隔离层230、侧墙232以及所述字线233上。

本实施例中，所述第二图形层240为光刻胶。

继续参考图13，以所述第二图形层240为掩膜，去除外围区A衬底200上的栅极层。

本实施例中，通过干法刻蚀或湿法刻蚀去除所述外围区A栅极层，暴露出所述外围区A衬底200表面。

本实施例中，通过干法刻蚀工艺去除外围区A衬底200上的栅极层的刻蚀气体包括：HBr。

本实施例中，通过干法刻蚀工艺去除外围区A衬底200上的栅极层的载气包括：He、HeO₂或两者的组合。具体的，通过干法刻蚀工艺去除外围区A衬底200上的栅极层的载气包括：He和HeO₂。

本实施例中，通过干法刻蚀工艺去除外围区A衬底200上的栅极层的工艺参数包括：HBr的流量为100sccm～140sccm；He的流量为90sccm～110sccm；HeO₂的流量为60sccm～80sccm。

请参考图14，在去除外围区A衬底200上的栅极层之后，去除所述第二图形层240(如图13所示)。

本实施例中，通过灰化工艺去除所述第二图形层240。

请参考图15，去除外围区A衬底200上的栅极层之后，在所述外围区A形成外围器件结构250。

本实施例中，所述外围器件结构为位于所述外围区A衬底200上的外围栅极结构。在其他实施例中，所述外围器件结构还可以为位于所述衬底中的掺杂区。

本实施例中，所述外围栅极结构包括：外围栅介质层和位于所述外围栅介质层上的外围栅极。

后续在所述存储区栅极层上形成插塞251，所述插塞251与栅极层接触，具体如图16和图17。

请参考图16，在所述存储区字线233和隔离层230上形成介质层260。

所述介质层260用于实现存储区的器件结构与外部器件的隔离。

本实施例中，所述介质层260的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮氧化硅。

继续参考图16，形成贯穿所述连接区B2介质层252和隔离层260的接触孔252，所述接触孔252暴露出所述连接区B2栅极层。

所述接触孔252用于后续容纳插塞。

本实施例中，通过干法刻蚀工艺对连接区B2的隔离层230和介质层260进行刻蚀，形成所述接触孔252。

请参考图17，在所述接触孔252中形成插塞251。

所述插塞251用于实现所述存储区控制栅层220与外部电路的电连接。

需要说明的是，由于所述隔离凹槽222(如图10所示)侧壁与衬底200表面的垂直性好。形成所述插塞251后，所述插塞251能够与链接区B2控制栅层220充分接触，因此，所述插塞251与控制栅层220之间的电阻小。因此，所述形成方法能够改善所形成的半导体结构性能。

本实施例中，所述插塞251的材料为钨。在其他实施例中，所述插塞的材料还可以为铜。

本实施例中，通过化学气相沉积工艺形成所述插塞251。化学气相沉积工艺形成的插塞251阶梯覆盖性好。

需要说明的是，本实施例是以形成所述隔离凹槽222(如图9所示)之后，去除所述外围区A栅极层为例进行说明的。在其他实施例中，还可以刻蚀去除外围区衬底上的栅极层之后，在所述外围区和存储区栅极层上形成第一图形层，以所述第一图形层为掩膜对所述存储区栅极层进行刻蚀。

综上，本发明的实施例中，在对所述存储区栅极层进行刻蚀的过程中，在所述外围区栅极层上也形成有第一图形层。所述外围区的第一图形层能够在刻蚀的过程中产生聚合物，从而使对所述存储区栅极层进行刻蚀的刻蚀速率降低，从而对形成的隔离凹槽侧壁的损耗小。因此，所述形成方法形成的隔离凹槽侧壁与衬底表面的垂直性好，从而能够改善形成的插塞与所述隔离凹槽侧壁栅极层的连接，进而改善所述插塞与控制栅极之间的电性能。因此，所述形成方法能够改善所形成半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括存储区和外围区；

在所述存储区和外围区衬底上形成栅极层；

在所述外围区衬底上和部分所述存储区栅极层上形成第一图形层；

以所述第一图形层为掩膜，对所述存储区栅极层进行刻蚀，在存储区栅极层中形成隔离凹槽；

形成隔离凹槽之后，去除所述第一图形层；

在所述存储区衬底和栅极层上形成第二图形层；

以所述第二图形层为掩膜，去除外围区衬底上的栅极层；

在去除外围区衬底上的栅极层之后，去除所述第二图形层；

去除外围区衬底上的栅极层之后，在所述外围区形成外围器件结构；

去除所述第一图形层之后，在所述存储区栅极层上形成插塞，所述插塞与存储区栅极层接触。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述存储区栅极层进行刻蚀的工艺包括：干法刻蚀或湿法刻蚀工艺。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，通过干法刻蚀对所述存储区栅极层进行刻蚀的刻蚀气体包括：HBr。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一图形层和第二图形层为光刻胶。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一图形层之后，所述第一图形层顶部表面面积与所述衬底表面面积的比值大于50％。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第一图形层之后，所述第一图形层顶部表面面积与所述衬底表面面积的比值在90％～99％的范围内。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述第一图形层为掩膜对所述存储区栅极层进行刻蚀之后，在所述存储区形成第二图形层；以所述第二图形层为掩膜，刻蚀去除外围区衬底上的栅极层。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述第二图形层为掩膜，刻蚀去除外围区衬底上的栅极层之后，在所述外围区和部分存储区栅极层上形成第一图形层，以所述第一图形层为掩膜对所述存储区栅极层进行刻蚀。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述存储区包括：连接区和器件区；所述栅极层包括：位于所述外围区和器件区衬底上的浮栅层；位于所述浮栅层和所述连接区衬底上的控制栅层；

在所述存储区和外围区衬底上形成栅极层的步骤包括：在所述外围区和所述器件区衬底上形成浮栅层；在所述浮栅层和所述连接区衬底上形成控制栅层。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述插塞之前，还包括：在存储区栅极层上形成隔离层；图形化所述隔离层，在所述栅极层上的隔离层中形成第一存储窗口；在所述第一存储窗口侧壁形成侧墙；以所述侧墙和隔离层为掩膜，刻蚀所述栅极层至暴露出所述存储区衬底，形成第二存储窗口；在所述第二存储窗口中形成字线。