CN106206264A - 用于增加工艺裕度的鳍图案化方法 - Google Patents

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Abstract

本发明提供了用于增加工艺裕度的鳍图案化方法。一种制造半导体器件的方法包括：在衬底上方形成多个第一间隔件。在每个第一间隔件的侧壁上沉积多个第二间隔件的第二间隔件。在一些实施例中，配置相邻第一间隔件之间的间距，使得形成在相邻第一间隔件的侧壁上的第二间隔件物理合并以形成合并的第二间隔件。可以执行第二间隔件切割工艺以选择性地去除至少一个第二间隔件。在一些实施例中，在每个第二间隔件的侧壁上形成多个第三间隔件的第三间隔件。可以执行第三间隔件切割工艺以选择性地去除至少一个第三间隔件。对衬底执行第一蚀刻工艺以形成鳍区域。多个第三间隔件在第一蚀刻工艺期间掩蔽部分衬底。

Description

用于增加工艺裕度的鳍图案化方法
技术领域
本发明涉及用于增加工艺裕度的鳍图案化方法。
背景技术
电子工业经历了对更小且更快的电子器件的持续增加需求，它们同时能够支持更多数量的越来越复杂和尖端的功能。因此，半导体工业的持续趋势是制造低成本、高性能和低功率的集成电路(IC)。迄今为止，通过比例缩小半导体IC尺寸(例如，最小部件大小)并从而提高生产效率和降低相关成本而实现了大部分这些目标。然而，这些比例缩小还增加了半导体制造工艺的复杂度。因此，半导体IC和器件的持续进步的实现还要求半导体制造工艺和技术的类似进步。
目前，努力引入多栅极器件以通过增加栅极-沟道耦合提高栅极控制，减小OFF状态电流以及减少短沟道效应(SCE)。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字源于鳍状的结构，其中鳍状结构从形成它的衬底上延伸并用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许它们急剧地缩小同时保持栅极控制和减轻SCE。然而，FinFET器件的持续缩小要求光刻工艺的共同改进。例如，目前的光刻技术受限于它们的对准精度和所使用设备(例如，光刻步进机)的可重复性以及可以印刷的最小部件大小。因此，目前的光刻工具不能提供充足的工艺裕度，尤其当采用现有的光刻工艺时。结果，FinFET临界尺寸(CD)会直接被图案未对准或者其他光刻错误而影响，这会导致劣化的器件性能和/或器件故障。因此，现有的技术不能在所有方面都完全令人满意。
发明内容
为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件制造的方法，包括：
在衬底上方形成多个第一间隔件，所述多个第一间隔件中的每个第一间隔件都具有第一间隔件宽度；
在所述多个第一间隔件中的每个第一间隔件的侧壁上沉积多个第二间隔件的第二间隔件，其中所述多个第二间隔件中的每个第二间隔件都具有第二间隔件宽度；
在所述多个第二间隔件中的每个第二间隔件的侧壁上形成多个第三间隔件的第三间隔件，其中所述多个第三间隔件中的每个第三间隔件都具有第三间隔件宽度；以及
对所述衬底执行第一蚀刻工艺以在所述衬底内形成鳍区域，所述多个第三间隔件在所述第一蚀刻工艺期间掩蔽部分所述衬底，并且鳍区域宽度基本等于所述第三间隔件宽度。
根据本发明的一个实施例，该方法还包括：在形成所述第三间隔件之前，执行第二蚀刻工艺以选择性地去除所述多个第一间隔件而不大量蚀刻周围的材料。
根据本发明的一个实施例，该方法还包括：在执行所述第一蚀刻工艺之前，执行第三蚀刻工艺以选择性地去除所述多个第二间隔件而不大量蚀刻周围的材料。
根据本发明的一个实施例，该方法还包括：在执行所述第二蚀刻工艺之后以及在形成所述第三间隔件之前，执行第二间隔件切割工艺以选择性地去除所述多个第二间隔件中的至少一个第二间隔件。
根据本发明的一个实施例，该方法还包括：在执行所述第三蚀刻工艺之后以及在执行所述第一蚀刻工艺之前，执行第三间隔件切割工艺以选择性地去除所述多个第三间隔件中的至少一个第三间隔件。
根据本发明的一个实施例，配置相邻第一间隔件之间的间距，使得形成在所述相邻第一间隔件的侧壁上的第二间隔件被物理合并以形成合并的第二间隔件。
根据本发明的一个实施例，所述合并的第二间隔件的宽度具有的值在大约所述第二间隔件宽度和所述第二间隔件宽度的两倍之间。
根据本发明的一个实施例，执行所述第一蚀刻工艺还包括：执行所述第一蚀刻工艺以形成鳍区域，所述鳍区域包括一个鳍元件的组、两个鳍元件的组、三个鳍元件的组和四个鳍元件的组中的至少一个。
根据本发明的一个实施例，相邻鳍区域之间的间距大约等于所述第一间隔件宽度减去所述第三间隔件宽度、(芯轴间距减去所述第一间隔件宽度的两倍)加上所述第三间隔件宽度、以及芯轴宽度加上所述第三间隔件宽度中的一个。
根据本发明的另一方面，提供了一种半导体器件制造的方法，包括：
在衬底上方形成多个芯轴并在所述多个芯轴中的每个芯轴的侧壁上形成一对第一间隔件，其中每一个第一间隔件都具有第一间隔件宽度；
蚀刻所述多个芯轴并在每个第一间隔件的侧壁上形成一对第二间隔件，其中每一个第二间隔件都具有第二间隔件宽度；
去除所述第一间隔件并在每个第二间隔件的侧壁上形成一对第三间隔件，其中每一个第三间隔件都具有第三间隔件宽度；以及
在形成所述一对第三间隔件之后，蚀刻所述第二间隔件并执行第一蚀刻工艺以在所述衬底内形成鳍区域，其中，所述第三间隔件在所述第一蚀刻工艺期间掩蔽部分所述衬底，并且鳍区域宽度基本大约等于所述第三间隔件宽度。
根据本发明的一个实施例，所述多个芯轴被配置为具有第一蚀刻选择性，所述第一间隔件被配置为具有第二蚀刻选择性，并且蚀刻所述多个芯轴选择性地去除了所述多个芯轴而没有大量蚀刻所述第一间隔件。
根据本发明的一个实施例，所述第一间隔件被配置为具有第一蚀刻选择性，所述第二间隔件被配置为具有第二蚀刻选择性，并且去除所述第一间隔件包括选择性地蚀刻所述第一间隔件而没有大量蚀刻所述第二间隔件。
根据本发明的一个实施例，所述第二间隔件被配置为具有第一蚀刻选择性，所述第三间隔件被配置为具有第二蚀刻选择性，并且蚀刻所述第二间隔件选择性地去除了所述二间隔件而没有大量蚀刻所述第三间隔件。
根据本发明的一个实施例，所述多个芯轴中的每个芯轴都具有芯轴宽度，所述多个芯轴中的相邻芯轴通过等于芯轴间距的距离来分离，并且所述芯轴宽度和所述芯轴间距用于限定随后形成的间隔件的宽度、间距和间隔中的至少一个。
根据本发明的一个实施例，配置相邻第一间隔件之间的间距，使得形成在所述相邻第一间隔件的侧壁上的第二间隔件物理合并以形成合并的第二间隔件。
根据本发明的一个实施例，配置所述多个芯轴中的相邻芯轴之间的间距，使得形成在所述相邻芯轴的侧壁上的第一间隔件物理合并以形成合并的第一间隔件。
根据本发明的一个实施例，该方法还包括：在去除所述第一间隔件之后以及在形成所述一对第三间隔件之前，执行第二间隔件切割工艺以选择性地去除至少一个第二间隔件。
根据本发明的一个实施例，该方法还包括：在蚀刻所述第二间隔件之后以及在执行所述第一蚀刻工艺之前，执行第三间隔件切割工艺以选择性地去除至少一个第三间隔件。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：
在衬底上方制造芯轴，所述芯轴限定用于随后形成的第一间隔件的图案；
在所述芯轴的侧壁上形成所述第一间隔件，所述第一间隔件限定用于随后形成的第二间隔件的图案；
去除所述芯轴并在所述第一间隔件的侧壁上形成所述第二间隔件；
蚀刻所述第一间隔件并执行第二间隔件切割工艺以去除第二间隔件的第一集合并留下第二间隔件的第二集合；
在所述第二间隔件的第二集合的侧壁上形成第三间隔件；
蚀刻所述第二间隔件的第二集合并执行第三间隔件切割工艺以去除第三间隔件的第一集合并留下第三间隔件的第二集合；以及
执行衬底蚀刻工艺以在所述衬底内形成鳍区域，所述第三间隔件的第二集合在所述衬底蚀刻工艺期间掩蔽部分所述衬底。
根据本发明的一个实施例，执行所述衬底蚀刻工艺包括：执行所述衬底蚀刻工艺以在所述衬底中形成多个鳍区域，其中，每个鳍区域都包括一个鳍元件的组、两个鳍元件的组、三个鳍元件的组和四个鳍元件的组中的至少一个。
附图说明
当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据一些实施例的光刻系统的示意图；
图2是根据本发明一个或多个方面的制造FinFET器件或其一部分的方法的流程图；
图3至图18示出了根据图2的方法的一个或多个方面制造的器件300的实施例的截面图；以及
图19示出了根据一些实施例的包括用于在衬底内形成鳍元件的芯轴和间隔件的示意性截面表示。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或布置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。因此，在整个说明中，术语“掩模”、“光掩模”和“中间掩模”可以互换使用来表示光刻模板，诸如EUV掩模。
还应该注意，本发明提供了多栅极晶体管或鳍式多栅极晶体管(本文称为FinFET器件)形式的实施例。这种器件可包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、体器件、绝缘体上硅(SOI)器件和/或其他结构。本领域技术人员应该意识到半导体器件的其他实例可以得益于本发明的各个方面。例如，本文描述的一些实施例还可以应用于栅极全包围(GAA)器件、Omega栅极(Ω栅极)器件或Pi栅极(Π栅极)器件。
本发明涉及使用一种或多种光刻工艺图案化半导体衬底。本发明的技术等效地应用于本领域已知的各种光刻技术。例如，参照图1描述了适合于实施一种这样的光刻技术的光刻系统。具体地，图1示出了根据一些实施例的光刻系统100的示意图。光刻系统100一般还可以称为扫描仪，其可用于执行包括利用对应的辐射源并且以具体的曝光模式进行曝光的光刻工艺。在至少一些实施例中，光刻系统100包括被设计为利用EUV光曝光光刻胶层的极紫外(EUV)光刻系统。如此，在各个实施例中，光刻胶层包括对EUV光敏感的材料(例如，EUV光刻胶)。图1的光刻系统100包括多个子系统，诸如辐射源102、照射器104、被配置为接收掩模108的掩模台106、投影光学器件110和被配置为接收半导体衬底116的衬底台118。可以如下给出光刻系统100的操作的一般描述：来自辐射源102的EUV光被导向照射器104(其包括一组反射镜)并投射在反射掩模108上。反射的掩模图像被导向投影光学器件110，其聚焦EUV光并将EUV光投射在半导体衬底116上以曝光沉积于其上的EUV光刻胶层。此外，在各个实例中，例如，光刻系统100的每个子系统都可以容纳在高真空环境中并因此在高真空环境中操作，从而减少EUV光的大气吸收。
在本文描述的实施例中，辐射源102可用于生成EUV光。在一些实施例中，辐射源102包括等离子源，诸如放电产生的等离子体(DPP)或激光产生的等离子体(LPP)。在一些实例中，EUV光可包括波长范围在大约1nm至大约100nm之间的光。在一个具体实例中，辐射源102生成波长以大约13.5nm为中心的EUV光。因此，辐射源102还可以被称为EUV辐射源102。在一些实施例中，辐射源102还可以包括收集器，其可用于收集从等离子体源生成的EUV光并将EUV光导向诸如照射器104的成像光学元件。
如上所述，来自辐射源102的光被导向照射器104。在一些实施例中，照射器104可以包括反射光学元件(例如，用于EUV光刻系统100)，诸如单个反射镜或具有多个反射镜的反射镜系统，以将来自辐射源102的光导向掩模台106，具体地导向掩模台106上固定的掩模108。在一些实例中，照射器104可包括例如波带片以提高EUV光的聚集。在一些实施例中，照射器104可被配置为根据具体的光瞳形状成形穿过其中的EUV光(例如包括双极子状、四极子状、圆形状、单束状、多束状和/或它们的组合)。在一些实施例中，照射器104可用于配置镜子(例如，照射器104的镜子)来为掩模108提供期望的照射。在一个实例中，照射器104的镜子被配置为将EUV光反射向不同的照射位置。在一些实施例中，照射器104之前的台可另外包括其他可配置的镜子，它们可用于将EUV光导向照射器104的镜子内的不同照射位置。在一些实施例中，照射器104被配置为向掩模108提供轴上照射(ONI)。在一些实施例中，照射器104被配置为向掩模108提供离轴照射(OAI)。应该注意，EUV光刻系统100中采用的光学元件，特别是用于照射器104和投影光学元件110的光学元件可包括具有多层薄膜涂层的镜子(已知为Bragg反射器)。通过实例，这种多层薄膜涂层可包括Mo和Si的交替层，这提供了EUV波长(例如，大约13nm)的高反射率。
如上所述，光刻系统100还包括被配置为固定掩模108的掩模台106。由于光刻系统100可以容纳在高真空环境中并由此在高真空环境内操作，所以掩模台106可包括静电卡盘(e卡盘)来固定掩模108。与EUV光刻系统100的光学元件一样，掩模108也是反射性的。如图1的实例所示，光从掩模108反射并被导向投影光学元件110，其中投影光学元件110收集从掩模108反射的EUV光。通过实例，被投影光学元件110收集的EUV光(从掩模108反射)承载被掩模108所限定的图案的图像。在各个实施例中，投影光学元件110用于在固定于光刻系统100的衬底台118上的半导体衬底116上成像掩模108的图案。具体地，在各个实施例中，投影光学元件110聚焦收集的EUV光并将EUV光投射到半导体衬底116上以曝光沉积在半导体衬底116上的EUV光刻胶层。如上所述，投影光学元件110可以包括反射光学元件，用于诸如光刻系统100的EUV光刻系统。在一些实施例中，照射器110和投影光学元件110被统称为光刻系统100的光学模块。
在一些实施例中，光刻系统100还包括光瞳相位调制器112以调制从掩模108引导的EUV光的光学相位，使得光具有沿着投影光瞳面114的相位分布。在一些实施例中，光瞳相位调制器112包括调整投影光学元件110的反射镜来用于相位调制的机制。例如，在一些实施例中，投影光学元件110的镜子可被配置为反射通过光瞳相位调制器112的EUV光，从而调制通过投影光学元件110的EUV光的相位。在一些实施例中，光瞳相位调制器112利用放置在投影光瞳面114上的光瞳过滤器。通过实例，光瞳过滤器可用于过滤掉从掩模108反射的EUV光的特定空间频率分量。在一些实施例中，光瞳过滤器可用作调制被引导通过投影光学元件110的光的相位分布的相位光瞳过滤器。
如上所述，光刻系统100还包括衬底台118来固定将被图案化的半导体衬底116。在各个实施例中，半导体衬底116包括半导体晶圆，诸如硅晶圆、锗晶圆、硅锗晶圆、III-V晶圆或本领域已知的其他类型的晶圆。半导体衬底116可涂有对EUV光敏感的光刻胶层(例如，EUV光刻胶层)。在本文描述的实施例中，光刻系统100的各个子系统(包括上述子系统)被集成并且可用于执行包括EUV光刻工艺在内的光刻曝光工艺。确定地，光刻系统100可进一步包括其他模块或子系统，它们可以与本文描述的一个或多个子系统或部件集成(或与它们耦合)。
以下参照图2至图19描述可使用光刻系统100和/或任何其他适当的直写或光刻系统执行的用于光刻图案化的技术。参照图2，示出了包括衬底上的鳍图案化的半导体制造的方法200。在以下实例中，可以在鳍图案化工艺期间使用自对准工艺。如本文所使用的，术语“自对准”或“自对准工艺”用于描述现有的衬底部件被用作掩模来图案化随后的层或部件的工艺。例如，传统的自对准栅极工艺包括将晶体管栅极堆叠件用作掩模以用于在栅极堆叠件的任一侧上的相邻源极/漏极部件(例如，经由离子注入形成)的后续形成。随着器件几何尺寸持续的缩小，光刻工艺变得越来越有挑战性。例如，光刻工艺可受限于例如它们的对准精度和所使用设备(例如，光刻步进机)的可重复性以及可印刷的最小部件大小。如此，目前的光刻工具不能提供充分的工艺裕度，尤其在采用现有光刻工艺时。此外，FinFET临界尺寸(CD)的光刻图案化可直接被图案未对准或其他光刻错误所影响，这会导致劣化的器件性能和/或器件故障。如下所讨论的，本发明的实施例使用混合光刻图案化工艺，其可以在FinFET器件的形成中包括一种或多种三间隔件工艺、间隔件合并工艺和间隔件切割工艺，从而缓和与高度缩小结构和器件的光刻图案化相关联的问题中的至少一些问题。应该理解，方法200包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，因此本文仅简要描述。可以在方法200之前、之后和/或期间执行附加步骤。
图3至图18是根据图2的方法200的各个阶段的半导体器件300的实施例的截面图。具体地，图3至图14分别示出了一个、两个、三个鳍的组被形成用于具有一个、两个或三个鳍元件的后续FinFET形成的实施例的实例。图15至图18示出了四个鳍的组被形成用于具有四个鳍元件的后续FinFET形成的实施例的实例。应该理解，可通过CMOS制造工艺流程来制造半导体器件300的各个部分，因此一些工艺在本文仅简要描述。此外，半导体器件300可包括各种其他器件和部件，诸如其他类型的器件，诸如附加晶体管、双极结晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其他逻辑电路等，但是为了更好地理解本公开的发明概念而进行了简化。在一些实施例中，半导体器件300包括可以互连的多个半导体器件(例如，晶体管)，包括PFET、NFET等。此外，注意，方法200的工艺步骤(包括参照图3至图18给出的任何描述)仅仅是示例性的而不用于限于以下权利要求中具体引用的内容之外。
方法200开始于框202，设置包括光刻胶层的衬底。参照图2和图3的实例，在框202的实施例中，设置包括衬底302的器件300。在一些实施例中，衬底302可以是诸如硅衬底的半导体衬底。衬底302可包括各种层，包括形成在半导体衬底上的导电或绝缘层。衬底302可以根据本领域已知的设计要求包括各种掺杂结构。衬底302还可以包括其他半导体，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底302可以包括化合物半导体和/或合金半导体。通过实例，在一些实施例中，衬底302还可以包括磷化硅(SiP)、碳化硅磷(SiPC)、绝缘体上硅(SOI)结构、SOI上SiGe结构、SOI上Ge结构、III-VI材料或者上述材料的任何组合。此外，衬底302可以任选地包括取向附生层(外延层)，其可以发生应变来用于性能增强和/或具有其他适当的增强部件。
如图3的实例所示，衬底302还可以包括形成于其上的各种材料层。在所示实施例中，器件300包括将被图案化的材料层304和设置在材料层304上的牺牲层306。应该意识到，衬底302可以具有任何数量的材料层、掩模层、牺牲层、光刻胶层和/或形成于其上的其他层。部分地基于材料蚀刻选择性来选择用于这些层的适当材料。例如，将被图案化的材料层304和牺牲层306可被构造为具有不同的蚀刻选择性，使得每一层都可以使用对应的蚀刻剂来去除而不会显著蚀刻另一层。例如，第一和第二材料层可针对给定的蚀刻剂具有10:1的敏感度比率，由此允许第一材料被蚀刻到所选深度而最多仅去除第二材料的大约10％。因此，在各个实施例中，材料层304包括半导体和/或介电材料(诸如半导体氧化物、半导体氮化物和/或半导体氮氧化物)，而牺牲层306包括具有不同蚀刻敏感度的不同材料，诸如不同的半导体、半导体氧化物、半导体氮化物、半导体氮氧化物和/或其他电介质。在一个这种实施例中，材料层304包括氧化硅，而牺牲层306包括非晶硅，因为这些材料显示出不同的蚀刻敏感度。在各个实施例中，材料层304和牺牲层306的每一个都可以通过适当的沉积工艺来沉积，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、电子束蒸发或任何它们的组合。在各个实施例中，光刻敏感抗蚀剂(例如，光刻胶)308可形成在牺牲层306上。在一些实施例中，光刻胶308可包括对EUV光敏感的材料(例如，EUV光刻胶)，其中通过EUV光刻系统(例如，光刻系统100)对光刻胶进行曝光。
方法200前进到框204，图案化光刻胶308。参照框204和图4，光刻胶层308被图案化以形成光刻胶层308(图3)的图案化层314。可使用任何适当的光刻技术来执行图案化，包括光刻和/或直写光刻。示例性光刻图案化工艺包括光刻胶层308的软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶层308的显影、清洗和干燥(例如，硬烘烤)。示例性直写图案化工艺包括利用电子束或其他能量源扫描光刻胶层308的表面同时改变能量源的强度以改变被光刻胶层308的各个区域接收的剂量。根据以下描述可以明白，形成在材料层304上的最终图案基于图案化层314的第一图案，但是其他中间图案化步骤改变完成方法200之前的图案。此外，图4的实施例示出了：第一区域402，其中第一图案的形状具有第一间距和宽度(例如，最小间距和宽度)；第二区域404，其中形状具有第二间距和宽度；以及第三区域406，其中形状具有第三间距和宽度，以表示本发明的技术形成具有各种间距的部件的灵活性。在所示实施例中，第一区域402中的图案化层314具有宽度‘W1’，第二区域404中的图案化层314具有宽度‘W2’，以及第三区域406中的图案化层314具有宽度‘W3’。在一些实例中，如下所描述的，宽度W1、W2和W3中的每一个都可以被配置来为后续形成的芯轴提供期望的宽度和间距。
方法200前进到框206，形成芯轴。参照框206和图5，通过图案化层314(图4)限定的图案被转印到牺牲层306以在牺牲层306中形成芯轴306A、306B和306C。如下所述，形成芯轴306A、306B和306C用作用于形成随后形成的第一间隔件的临时支持结构。从图案化光刻胶层314到牺牲层306的图案的转印可包括一个或多个蚀刻工艺。因此，在各个实施例中，图案化层314用作一个或多个蚀刻工艺的掩模。在各个实例中，图案转印(至牺牲层306)可包括任何适当的蚀刻工艺，诸如湿蚀刻、干蚀刻和/或其他适当的技术。可以选择蚀刻工艺和/或蚀刻试剂以蚀刻牺牲层306而不显著蚀刻材料层304。可以在牺牲层306的图案化之后剥离任何剩余的光刻胶(例如，图案化层314的光刻胶)。此外，如图5所示，芯轴306A、306B和306C分别具有宽度MW1、MW2、MW3，它们基本等于图案化层314的宽度W1、W2、W3。在一些实例中，如下所述，可以配置每个芯轴宽度MW1、MW2、MW3(例如通过图案化层314的适当图案化)以在后续形成的间隔件之间提供期望的间距/间隔。此外，可以限定相邻芯轴之间的芯轴间距‘MS’，其中该芯轴间距可以被配置为在后续形成的间隔件之间提供期望的间距/间隔。
方法200前进到框208，形成第一间隔件。参照框208和图6，第一间隔件602形成在芯轴306A、306B和306C的侧壁上。部分由于它们的形状，第一间隔件602可以称为鳍。第一间隔件602鳍的材料可以包括任何适当的半导体、介电材料(诸如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料、碳化硅或它们的组合)和/或其他适当的材料，并且可以被选择以具有与材料层304和牺牲层306(即，用于形成芯轴306A、306B和306C的材料)不同的蚀刻敏感性。例如，在至少一些实施例中，材料层304包括氧化硅，牺牲层306(即，芯轴306A、306B和306C)包括非晶硅，以及第一间隔件602鳍包括氮化硅。
用于在芯轴306A、306B和306C的侧壁上形成第一间隔件602鳍的一种技术包括通过任何适当的工艺(包括原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强CVD(PE CVD)和/或其他适当的沉积技术)在牺牲层306上(即，在图案化芯轴306A、306B和306C上方)和材料层304上沉积第一间隔件602鳍的材料。可通过各向异性蚀刻工艺(例如，等离子体蚀刻工艺)来执行从材料层304的水平面以及从芯轴306A、306B和306C的顶面去除过量沉积的第一间隔件602的材料。以这种方式，只有第一间隔件602沉积在芯轴306A、306B和306C的侧壁上的那些部分保留。在各个实例中，调整沉积厚度(例如，第一间隔件602材料的厚度)和蚀刻技术以控制第一间隔件602鳍的宽度(在图6中表示为间隔件一宽度‘S1W’)。这些第一间隔件602鳍的宽度与将形成在材料层304中的部件的厚度相关，并且在一些实施例中，可以比可单独通过光刻实现的部件厚度的精度控制更精确地进行沉积和蚀刻。
方法200前进到框210，去除芯轴。参照框210和图7，选择性地去除芯轴306A、306B和306C(图6)，留下第一间隔件602。在各个实施例中，蚀刻技术和蚀刻化学物可利用牺牲层306(从中形成芯轴)的蚀刻选择性来去除芯轴而不会显著蚀刻第一间隔件602或材料层304。在一些实施例中，如下所述，在去除芯轴306A、306B和306C之后，第一间隔件602可用于限定第二间隔件。
方法前进到框212，形成第二间隔件。参照框212和图8，第二间隔件材料形成在第一间隔件602的侧壁上以形成第二间隔件802的集合。第二间隔件802的材料可包括任何适当的半导体、介电材料(诸如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料、碳化硅或它们的组合)和/或其他适当的材料，并且可以被选择以具有与第一间隔件602和材料层304不同的蚀刻敏感性。在示例性实施例中，第二间隔件802包括非晶硅以提供期望的蚀刻选择性。类似于第一间隔件602的形成，可通过沉积和回蚀工艺形成第二间隔件802的材料。关于这点，第二间隔件802可通过任何适当的工艺(包括ALD、CVD、PECVD和/或其他适当的沉积技术)共形地沉积在衬底302上方并且随后使用各向异性蚀刻工艺(例如，等离子体蚀刻工艺)进行蚀刻。在各个实例中，调整沉积厚度(例如，第二间隔件802材料的厚度)和蚀刻技术以控制第二间隔件802的宽度(图8中表示为间隔件二宽度‘S2W’)，由于其与最终形成在材料层304中的那些部件的厚度以及这些部件之间的间距相关。应该注意，所表示的间隔件二宽度‘S2W’可以是额定目标宽度。通过说明，第二间隔件802的给定间隔件的实际宽度部分地取决于第一间隔件602之间的间距。例如，在相邻第一间隔件602之间的充分大的间距‘S1’或‘S2’处，相邻的第二间隔件802保持分离并且它们的宽度通过沉积厚度(例如，第一间隔件802材料的厚度)和随后的回蚀工艺来确定，如此可以基本等于S2W。此外，在相邻第一间隔件602之间的特定间距‘S3’处，相邻的第二间隔件802可以合并以形成单个合并的间隔件802A。在一些实施例中，合并间隔件802A的宽度可以等于大约S2W的宽度的两倍。在一些实施例中，例如根据间距S3，合并间隔件802A的宽度可以具有S2W和2*S2W之间的值。如以下更详细描述的，合并间隔件802A用于放大材料层304中随后图案化的部件的间距。对于相邻第一间隔件602之间更近的间距(例如，间距‘S4’或‘S5’)，第二间隔件802B可形成在由相邻第一间隔件602限定的凹部中。在间距S4或S5的实例中，间隔件二宽度可小于S2W。
应注意，尽管所示“间隔件合并”工艺在上面参照第二间隔件(例如，第二间隔件802A)进行了描述，但应该理解，这种间隔件合并工艺可等效地应用于第一间隔件602。例如，在相邻芯轴(图5)之间的特定芯轴间距‘MS’处，相邻的第一间隔件602可以合并以形成单个合并的第一间隔件。在一些实施例中，这种合并的第一间隔件的宽度可以等于大约S1W的宽度的两倍。在一些实施例中，例如根据相邻芯轴之间的间距“MS”，这种合并的第一间隔件的宽度可具有S1W和2*S1W之间的值。
方法200前进到框214，去除第一间隔件。参照框214和图9，选择性地去除(例如通过湿蚀刻或干蚀刻工艺)第一间隔件602(图8)，留下第二间隔件802、802A、802B。在各个实施例中，蚀刻技术和蚀刻化学物可利用用于形成第一间隔件602的材料的蚀刻选择性来去除第一间隔件602而不会显著蚀刻第二间隔件802、802A、802B或者材料层304。在一些实施例中，如下所述，在去除第一间隔件602之后，第二间隔件802、802A、802B可用于限定第三间隔件。
方法前进到框216，切割第二间隔件。参照框216和图9/图10，选择性地去除第二间隔件的一部分903(在所示实例中，包括合并的第二间隔件802A)，留下第二间隔件802、802B的其他部分。任何适当的蚀刻技术可用于选择性地去除第二间隔件的所选部分903，包括湿蚀刻、干蚀刻和/或其他适当的技术，并且蚀刻技术和蚀刻化学物可利用第二间隔件材料的蚀刻选择性来去除第二间隔件材料而不会显著蚀刻周围的结构。在一些实施例中，第二间隔件被选择切割的部分903可以通过光刻工艺(例如包括光刻胶沉积、曝光和显影)来限定，其中将被切割的区域不具有图案化光刻胶而不被切割的区域可以被图案化光刻胶保护。在一些实例中，切割第二间隔件的部分903防止了对应的部件形成在材料层304中。在各个实例中，根据将在材料层304中图案化的期望部件，第二间隔件的其他部分可以可选地被选择性切割(例如，包括第二间隔件802和/或802B的部分)。在一些实施例中，可以省略框216的第二间隔件切割。
方法前进到框218，形成第三间隔件。参照框218和图11，在剩余的第二间隔件802、802B的侧壁上形成第三间隔件材料以形成一组第三间隔件902的集合。第三间隔件902的材料可包括任何适当的半导体、介电材料(诸如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料、碳化硅或它们的组合)和/或其他适当的材料，并且可以被选择以具有与第二间隔件802、802A、802B和材料层304不同的蚀刻敏感性。类似于第一间隔件602以及第二间隔件802、802A、802B的形成，可通过沉积和回蚀工艺来形成第三间隔件902的材料。关于这点，第三间隔件902可通过任何适当的工艺(包括ALD、CVD、PE-CVD和/或其他适当的沉积技术)共形地沉积在衬底302上方，并且随后使用各向异性蚀刻工艺(例如，等离子体蚀刻工艺)进行蚀刻。在各个实例中，调整沉积厚度(例如，第三间隔件902材料的厚度)和蚀刻技术以控制第三间隔件902的宽度(在图11中表示为间隔件三宽度‘S3W’)，因为其与最终形成在材料层304中的那些部件的厚度以及这些部件之间的间距相关。在各个实施例中，如下所述，第三间隔件902的宽度S3W用于限定形成在材料层304内的后续图案化鳍区域的宽度。在一些实例中，第三间隔件S3W的宽度904大约为6nm。
方法200前进到框220，去除第二间隔件。参照框220和图12，选择性地去除(例如，通过湿蚀刻或干蚀刻工艺)第二间隔件802、802B(图11)，留下第三间隔件902。在各个实施例中，蚀刻技术和蚀刻化学物可利用用于形成第三间隔件902的材料的蚀刻选择性来去除第二间隔件802、802B而不会显著蚀刻第三间隔件902或材料层304。在一些实施例中，如下所述，在去除第二间隔件802、802B之后，第三间隔件902可用于限定材料层304内的鳍元件(例如，用于FinFET)。
方法前进到框222，切割第三间隔件。参照框222以及图12/图13，可以选择性地去除第三间隔件的部分1202，留下第三间隔件902的其他部分。任何适当的蚀刻技术(包括湿蚀刻、干时刻和/或其他适当的技术)可用于选择性地去除第二间隔件的所选部分(例如，部分1202)，并且蚀刻技术和蚀刻化学物可利用第三间隔件材料的蚀刻选择性来去除第三间隔件材料而不显著蚀刻周围的结构。在一些实施例中，第三间隔件被选择切割的部分(例如，部分1202)可以通过光刻工艺来限定，例如包括光刻胶沉积、曝光和显影，将被切割的区域不包括图案化光刻胶，而不被切割的区域可以被图案化光刻胶保护。在一些实例中，切割第三间隔件的该部分防止对应部件(例如，鳍部件)形成在材料层304中。在各个实例中，根据将在材料层304中图案化的期望部件，第三间隔件的其他部分可以可选地被选择进行切割。在一些实施例中，可以省略框222的第三间隔件切割。
方法前进到框224，通过第三间隔件902来限定形成的鳍区域。参照图13/图14的实例并且在框224的实施例中，蚀刻材料层304(例如通过湿蚀刻或干蚀刻)。如图所示，第三间隔件902用作蚀刻掩模，并且由间隔件902限定的图案被转印到下面被蚀刻的材料层304A。此后，衬底302被蚀刻(例如通过湿蚀刻或干蚀刻)以形成多个鳍区域302A，其中第三间隔件902用作蚀刻掩模并且由第三间隔件902限定的图案被转印到衬底302。在一些实施例中，通过将衬底302蚀刻到大约20nm至大约70nm的深度(D1)来形成多个鳍区域302A。在一些实例中，如下所述，每个鳍区域302A都限定FinFET器件的沟道区域。因此，如图14所示，形成多个鳍堆叠件1402，其中多个鳍堆叠件1402中的每一个都包括鳍区域302A、鳍区域302A上方的蚀刻材料层304A以及蚀刻材料层304A上方的间隔件(第三间隔件902的间隔件)。此外，在一些实施例中，多个鳍堆叠件1402中的每一个都具有鳍宽度‘WFin’，其大约等于第三间隔件902的宽度‘S3W’，如上所述，它们被用作掩模来图案化下面的部件。因此，在一些实施例中，多个鳍堆叠件1402中的每一个都具有等于大约6nm的鳍宽度WFin。关于上面的描述并且参照图14，分别描述了一个鳍元件的组1404、两个鳍元件的组1406以及三个鳍元件的组1408可被形成被用于随后具有一个、两个或三个鳍元件的FinFET形成的实施例。在一些实施例中，如下面参照图15至图18所描述的，还可以形成四个鳍元件的组。
应该注意，类似于衬底302，多个鳍堆叠件1402中的每一个的每一个鳍区域302A可包括硅或诸如锗(Ge)的另一种元素半导体、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，鳍区域302A可包括化合物半导体和/或合金半导体。通过实例，在一些实施例中，鳍区域302A还可以包括磷化硅(SiP)、碳化磷硅(SiPC)、绝缘体上硅(SOI)结构、SOI上SiGe结构、SOI上Ge结构、III-VI材料或任何上述材料的组合。此外，鳍区域302A可以任选地包括取向附生层(外延层)，其可以发生应变用于性能增强和/或具有其他适当的增强部件。
器件300可以经受进一步的处理来形成本领域已知的各种部件和区域。例如，后续处理可形成浅沟槽隔离(STI)部件，可以包括一个或多个注入工艺(例如，注入鳍区域302A)，可以包括一个或多个外延生长层的形成(例如，可包括掺杂层)，并且可以包括高k/金属栅极堆叠件的形成。此外，后续处理可包括衬底302上形成侧壁间隔件(例如，在高k/金属栅极堆叠件上)，源极/漏极部件(例如，外延生长源极/漏极部件)、蚀刻停止层、层间介电(ILD)层、接触开口、接触金属以及各种接触件/通孔/线和多层互连部件(例如，金属层和层间介电层)，它们被配置为互连各个部件以形成可包括一个或多个FinFET器件的功能电路。在又一实例中，多层互连可包括垂直互连(诸如通孔或接触件)和水平互连(诸如金属线)。各个互连部件可采用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺被用于形成铜相关的多层互连结构。此外，可以在方法200之前、期间和之后实施附加工艺步骤，并且可以根据方法200的各个实施例来替换或消除上述一些工艺步骤。
现在参照图15至图18，描述包括形成四个鳍元件的组的实施例。参照图15，在框214和218的实施例中，如上所述已选择性地去除(例如通过湿蚀刻或干蚀刻工艺)第一间隔件602(图8)，留下第二间隔件802、802A、802B。在一些实例中，可以省略框216，使得第二间隔件802、802A、802B不被切割。在框218的实施例中，如上所述可以在第二间隔件802、802A、802B的侧壁上形成第三间隔件902。参照图16，在框220的实施例中，如前所述，选择性地去除(例如，通过湿蚀刻或干蚀刻工艺)第二间隔件802、802A、802B(图15)，留下第三间隔件902。在各个实施例中，在去除第二间隔件802、802A、802B之后，第三间隔件902可用于在材料层304内限定鳍元件(例如，用于FinFET)。
参照图16/图17，在框222的实施例中，可以选择性地去除第三间隔件的部分1602，留下第三间隔件902的其他部分。如前所讨论的，第三间隔件被选择切割的部分(例如，部分1602)可以通过光刻工艺来限定，例如包括光刻胶沉积、曝光和显影，其中将被切割的区域不包括图案化光刻胶，而不被切割的区域可以被图案化光刻胶保护。在一些实例中，切割第三间隔件的部分防止对应部件(例如，鳍部件)形成在材料层304中。在各个实例中，根据将在材料层304中图案化的期望部件，第三间隔件的其他部分可以可选地被选择切割。
参照图17/图18的实例，在框224的实施例中，蚀刻材料层304(例如通过湿蚀刻或干蚀刻)。如图所示，剩余的第三间隔件902用作蚀刻掩模，并且通过间隔件902限定的图案被转印到下面被蚀刻的材料层304A。此后，蚀刻衬底302(例如通过湿蚀刻或干蚀刻)以形成多个鳍区域302A，其中第三间隔件902用作蚀刻掩模并且由第三间隔件902限定的图案被转印到衬底302。在一些实例中，每个鳍区域302A都限定FinFET器件的沟道区域。因此，如图18所示，形成多个鳍堆叠件1802，其中多个鳍堆叠件1802中的每一个都包括鳍区域302A、位于鳍区域302A上方的蚀刻材料层304A以及位于蚀刻材料层304A上方的间隔件(第三间隔件902的间隔件)。此外，在一些实施例中，多个鳍堆叠件1802中的每一个都具有鳍宽度‘WFin’，其大约等于第三间隔件902的宽度‘S3W’，如上所述它们被用作掩模来图案化下面的部件。因此，在一些实施例中，多个鳍堆叠件1802中的每一个都具有等于大约6nm的鳍宽度WFin。关于上面的描述并且参照图18，描述了可形成四个鳍元件的组1804、1806并且可用于后续具有四个鳍元件的FinFET形成的实施例。应该理解，可以在同一衬底302上同时制造具有包括一个、两个、三个或四个元件的鳍堆叠件的任意组合的器件300(如上面参照2至图18所述)而不背离本公开的范围。在各个实施例中，如上所述，至少部分地通过芯轴宽度MW1、MW2、MW3、第一间隔件的宽度S1W、第二间隔件的宽度S2W、第三间隔件的宽度S3W、执行任选的第二间隔件切割以及执行任选的第三间隔件切割来确定包括一个、两个、三个或四个元件的鳍堆叠件的形成。
图19示出了根据一些实施例的用于在衬底内形成鳍元件的芯轴和所有间隔件的示意性截面表示。注意，虽然芯轴和所有间隔件(即，第一、第二和第三间隔件)可以在处理期间不同时存在(或者如图19所示进行设置)，但如上所述，所提供的图19的说明仅为了更清楚地描述芯轴和各个间隔件层之间的宽度、间距和/或间隔关系。如图19所示，层1902包括在框206中形成的芯轴306A、306B、306C，层1904包括在框208中形成的第一间隔件602，层1906包括在框212中形成的第二间隔件802、802A、802B，以及层1908包括在框218中形成的第三间隔件902。如上所述，在一些实施例中，芯轴306A、306B、306C分别具有宽度MW1、MW2和MW3；第一间隔件602具有宽度S1W；第二间隔件802具有额定目标宽度S2W；以及第三间隔件902具有宽度S3W。如图19所示，可以限定各种间距值。例如，第一间距‘P1’被限定为S1W-S3W。在一些实施例中，P1可以等于约20nm。如上所述，还可以限定相邻芯轴之间的芯轴间距‘MS’。因此，在一些实例中，第二间距‘P2’被限定为(MS-2*S1W)+S3W。在一些实施例中，P2可以在大约20-26nm的范围内。在一些实施例中，第三间距‘P3’被限定为S1W-S3W。在一些实例中，P3可以等于大约20nm。在一些情况下，第四间距‘P4’被限定为MW2+S3W。虽然已经限定了一些具体间距实例，但应该理解，可以根据芯轴以及第一、第二和第三间隔件中的每一个的宽度和间距来限定各种其他间距和间隔。广义地，在各个实施例中，可以根据需要适当选择间隔、宽度和间距以限定具有各种结构的任何数量的多个鳍元件(例如，一个、两个、三个、四个等)。通过提供三间隔件结构，可以实现更多的间距/间隔组合，同时还增加了CD/覆盖预算。此外，通过执行第二和第三间隔件切割工艺中的一个或两个(例如，框216和222)，可以进一步增加工艺裕度。因此，本文所公开的实施例增加了布局灵活性，同时还增加了CD/覆盖预算并提高了总体的工艺裕度。
关于本文提供的描述，本公开提供了用于利用混合光刻图案化工艺的方法，其可以在FinFET器件的形成中包括三间隔件工艺、间隔件合并工艺以及间隔件切割工艺中的一个或多个，从而减轻与高度缩小结构和器件的光刻图案化相关联的至少一些问题。例如，目前的光刻技术受限于它们的对准精度和所使用设备(例如，光刻步进机)的可重复性以及可以印刷的最小部件大小。因此，目前的光刻工具不能提供充足的工艺裕度，尤其当采用现有的光刻工艺时。结果，FinFET临界尺寸(CD)会直接被图案未对准或者其他光刻错误而影响，这会导致劣化的器件性能和/或器件故障。通过提供所公开的三间隔件工艺，包括切割第二和/或第三间隔件的方法以及用于合并第一和第二间隔件中的一个或两个的方法，本公开的实施例有利地提供了增加布局灵活性同时还增加CD/覆盖预算并提高总体工艺裕度的方法。本领域技术人员容易理解，本文描述的方法和结构可以应用于各种其他半导体器件，从而有利地从这些其他器件中实现类似的效果而不背离本发明的范围。
因此，本发明的一个实施例描述了一种用于制造半导体器件(诸如FinFET器件)的方法。在一些实施例中，该方法包括在衬底上方形成多个第一间隔件。多个第一间隔件中的每一个第一间隔件都具有第一间隔件宽度。在一些实例中，在多个第一间隔件的每个第一间隔件的侧壁上沉积多个第二间隔件中的第二间隔件。多个第二间隔件中的每个第二间隔件都具有第二间隔件宽度。在一些实施例中，在多个第二间隔件中的每个第二间隔件的侧壁上形成多个第三间隔件中的第三间隔件。多个第三间隔件中的每个第三间隔件都具有第三间隔件宽度。在各个实施例中，对衬底执行第一蚀刻工艺以在衬底内形成鳍区域。通过实例，多个第三间隔件在第一蚀刻工艺期间掩蔽部分衬底，并且鳍区域宽度基本等于第三间隔件宽度。
在另一实施例中，讨论了一种方法，其中多个芯轴形成在衬底上方，并且在多个芯轴中的每个芯轴的侧壁上形成一对第一间隔件，其中每一个都具有第一间隔件宽度。此后，蚀刻多个芯轴，并且在每个第一间隔件的侧壁上形成一对第二间隔件，其中每一个都具有第二间隔件宽度。在一些实施例中，去除第一间隔件，并且在每个第二间隔件的侧壁上形成一对第三间隔件，其中每一个都具有第三间隔件宽度。在各个实例中，蚀刻第二间隔件，并且执行第一蚀刻工艺以在衬底内形成鳍区域，其中第三间隔件在第一蚀刻工艺期间掩蔽部分衬底。通过实例，鳍区域宽度基本大约等于第三间隔件宽度。
在又一实施例中，讨论了一种制造半导体器件的方法，包括：在衬底上方制造芯轴，其中芯轴限定用于随后形成的第一间隔件的图案。在一些实施例中，第一间隔件形成在芯轴的侧壁上，其中第一间隔件限定用于随后形成的第二间隔件的图案。在各个实例中，去除芯轴，并且在第一间隔件的侧壁上形成第二间隔件。此后，蚀刻第一间隔件，并且执行第二间隔件切割工艺以去除第二间隔件的第一集合并留下第二间隔件的第二集合。在一些实施例中，第三间隔件形成在第二间隔件的第二集合的侧壁上。蚀刻第二间隔件的第二集合，并且执行第三间隔件切割工艺以去除第三间隔件的第一集合并留下第三间隔件的第二集合。在一些实例中，执行衬底蚀刻工艺以在衬底内形成鳍区域，其中第三间隔件的第二集合在衬底蚀刻工艺期间掩蔽部分衬底。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种半导体器件制造的方法，包括：
在衬底上方形成多个第一间隔件，所述多个第一间隔件中的每个第一间隔件都具有第一间隔件宽度；
在所述多个第一间隔件中的每个第一间隔件的侧壁上沉积多个第二间隔件的第二间隔件，其中所述多个第二间隔件中的每个第二间隔件都具有第二间隔件宽度；
在所述多个第二间隔件中的每个第二间隔件的侧壁上形成多个第三间隔件的第三间隔件，其中所述多个第三间隔件中的每个第三间隔件都具有第三间隔件宽度；以及
对所述衬底执行第一蚀刻工艺以在所述衬底内形成鳍区域，所述多个第三间隔件在所述第一蚀刻工艺期间掩蔽部分所述衬底，并且鳍区域宽度基本等于所述第三间隔件宽度。
2.根据权利要求1所述的方法，还包括：
在形成所述第三间隔件之前，执行第二蚀刻工艺以选择性地去除所述多个第一间隔件而不大量蚀刻周围的材料。
3.根据权利要求2所述的方法，还包括：
在执行所述第一蚀刻工艺之前，执行第三蚀刻工艺以选择性地去除所述多个第二间隔件而不大量蚀刻周围的材料。
4.根据权利要求2所述的方法，还包括：
在执行所述第二蚀刻工艺之后以及在形成所述第三间隔件之前，执行第二间隔件切割工艺以选择性地去除所述多个第二间隔件中的至少一个第二间隔件。
5.根据权利要求3所述的方法，还包括：
在执行所述第三蚀刻工艺之后以及在执行所述第一蚀刻工艺之前，执行第三间隔件切割工艺以选择性地去除所述多个第三间隔件中的至少一个第三间隔件。
6.根据权利要求1所述的方法，其中，配置相邻第一间隔件之间的间距，使得形成在所述相邻第一间隔件的侧壁上的第二间隔件被物理合并以形成合并的第二间隔件。
7.根据权利要求6所述的方法，其中，所述合并的第二间隔件的宽度具有的值在大约所述第二间隔件宽度和所述第二间隔件宽度的两倍之间。
8.根据权利要求1所述的方法，其中，执行所述第一蚀刻工艺还包括：执行所述第一蚀刻工艺以形成鳍区域，所述鳍区域包括一个鳍元件的组、两个鳍元件的组、三个鳍元件的组和四个鳍元件的组中的至少一个。
9.一种半导体器件制造的方法，包括：
在衬底上方形成多个芯轴并在所述多个芯轴中的每个芯轴的侧壁上形成一对第一间隔件，其中每一个第一间隔件都具有第一间隔件宽度；
蚀刻所述多个芯轴并在每个第一间隔件的侧壁上形成一对第二间隔件，其中每一个第二间隔件都具有第二间隔件宽度；
去除所述第一间隔件并在每个第二间隔件的侧壁上形成一对第三间隔件，其中每一个第三间隔件都具有第三间隔件宽度；以及
在形成所述一对第三间隔件之后，蚀刻所述第二间隔件并执行第一蚀刻工艺以在所述衬底内形成鳍区域，其中，所述第三间隔件在所述第一蚀刻工艺期间掩蔽部分所述衬底，并且鳍区域宽度基本大约等于所述第三间隔件宽度。
10.一种制造半导体器件的方法，包括：
在衬底上方制造芯轴，所述芯轴限定用于随后形成的第一间隔件的图案；
在所述芯轴的侧壁上形成所述第一间隔件，所述第一间隔件限定用于随后形成的第二间隔件的图案；
去除所述芯轴并在所述第一间隔件的侧壁上形成所述第二间隔件；
蚀刻所述第一间隔件并执行第二间隔件切割工艺以去除第二间隔件的第一集合并留下第二间隔件的第二集合；
在所述第二间隔件的第二集合的侧壁上形成第三间隔件；
蚀刻所述第二间隔件的第二集合并执行第三间隔件切割工艺以去除第三间隔件的第一集合并留下第三间隔件的第二集合；以及
执行衬底蚀刻工艺以在所述衬底内形成鳍区域，所述第三间隔件的第二集合在所述衬底蚀刻工艺期间掩蔽部分所述衬底。
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