CN106201363A - 视频流像素级数据随机实时访问的存储器及存储方法 - Google Patents

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Abstract

视频流像素级数据随机实时访问的存储器及存储方法。存储器为两组QDR2存储模块组合扩展构成，每一组有两块QDR2存储模块。在每一组存储模块组合中，设置有图像数据奇行存储单元和偶行存储单元。图像数据在两组存储单元采用乒乓缓存的方式分别存储一半奇帧，一半偶帧并行工作，实现视频流实时处理。每次图像数据访问按两个数据突发方式读写的方式进行，拼接成每个像素数据结构带宽为24bit的3个像素数据结构。在写入数据过程中，除每行的第一次写除外，每次写都将上次的最后一个像素重复写一次。本发明利用每次冗余存储的一个像素数据，实现用一个像素时钟周期，同时读写4个像素值，大幅降低视频流数据随机实时访问的时钟周期，降低存储器空间占用和费用。

Description

视频流像素级数据随机实时访问的存储器及存储方法
一、技术领域
本发明属视频图像应用技术领域，涉及高分辨率视频流数据的存储，具体是一种视频流像素级数据随机实时访问的存储器及存储方法。
二、背景技术
在视频图像应用领域，数据流高分辨率视频流像素级数据随机实时访问在视频图像的生成中必不可少，随机实时访问的流畅性、像素时钟周期、读取数据效率直接关系视频图像的质量。
对于高分辨率视频流数据处理系统来说，其中的存储单元，除了需要足够的存储空间，足够的数据访问带宽外，还需要将输入图像的像素数据能够在帧内的全部像素地址随机读写，这种随机读写功能对于图像数据的全屏像素映射变换是必须的。
输出图像的每个像素点来自于源图像数据的多个像素点的数据组合。现有技术中，每个输出图像像素点所需要的源图像四个像素点是相邻的，但其在源图像上的位置可能是随机的，所以，依据算法提供的源图像像素点的地址，再从存储器中读出此目的像素点所需要的四个像素点数据。
对于高分辨率视频流数据的存储，视频流每帧图像的像素点RGB值(24bit)由输入图像某相邻的四个像素点按所占比例通过乘加运算获得，即输出图像像素数据按此算法逐像素点、逐行生成输出图像的各个像素点。也就是说，每生成一个目的像素点都需要进行四次数据读操作。一般源图像存储在SRAM中，获取此四个像素点不仅需要耗费四倍的像素时钟周期，还需要大容量SRAM来储存，而大容量SRAM价格昂贵，对于处理高分辨率的图像，特别是像素级数据的存储，现有技术存在明显的不足，不能满足高分辨视频图像日益发展的需求。
三、发明内容
本发明的目的是针对现有技术数据读取周期长，需用大容量SRAM来储存、价格昂贵的不足，提供一种能减少数据获取周期和时间，降低存储模块费用，满足随机实时访问的高分辨率视频流数据的存储器及存储方法。
本发明的基本思路是：设置两组模块组合，每组由两块QDR2存储模块组成的存储器，设置按照图像数据相邻的两个奇行、偶行设置奇行存储单元和偶行存储单元。将图像数据按照奇行、偶行分别存储在不同存储模块单元中。两组存储单元采用乒乓缓存的方式分别存储一半奇帧，一半偶帧并行工作，实现视频流实时处理。使用像素数据冗余存储的方法，在写入数据过程中，将三个像素数据组合形成72bit的一次写数据，除每行的第一次写除外，每次写都将上次的最后一个像素重复写一次，确保每组的每次数据访问是按两个数据突发方式读写有效，实现用一个像素时钟周期，同时读写4个像素值，满足随机实时访问的高分辨率视频流数据的存储应用要求。
本发明的目的是这样达到的：
视频流像素级数据随机实时访问的存储器基于高性能图像处理平台应用，平台以FPGA为控制器。
存储器为相同结构的两组模块组成，每一组模块采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成模块组合，两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，控制信号对两块QDR2存储模块同时进行控制。
在每一组存储模块组合中，设置结构完全相同、专用于每次图像数据访问按两个数据突发方式读写的存储单元；存储器的两组存储模块组合分别按照图像数据相邻的两个奇行、偶行设置为奇行存储单元(QDR2_1)和偶行存储单元(QDR2_2)，分别在(QDR2_1)中存储奇行数据，在(QDR2_2)中存储偶行数据。
在每一组QDR2存储模块组合中，所述两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，设置以下线组：
(1)时钟信号线组三组：c1_qdr_c[0]，c1_qdr_c_n[0]是读差分时钟；c1_qdr_cq[0]，c1_qdr_cq_n[0]是读有效差分时钟；c1_qdr_k[0]，c1_qdr_k_n[0]是读写地址、读写控制差分时钟；
(2)数据总线组两组；c1_qdr_d[0:35]是36位输入数据，c1_qdr_q[0:35]是6位输出数据；
(3)地址总线组一组：c1_qdr_sa[20:0]，由于两个数据突发读写(Burst2)的特点，4M地址空间的总线宽度为21根；
(4)控制信号一组：c1_qdr_bw_n[0]，c1_qdr_bw_n[1]，c1_qdr_bw_n[2]c1_qdr_bw_n[3]是字节有效控制，每个字节是9个bit位，两片QDR2分别对应低18位数据和高18位数据；c1_qdr_r_n是读控制信号；c1_qdr_w_n是写控制信号。
所述每一组模块组合采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成，每一块QDR2存储模块空间大小为4M×18bit，每一组QDR2存储模块的空间大小为4M×36bit,两组模块组合组成的存储器空间大小为4M×72bit，数据访问带宽为36bit×2×2×300MHz＝43.2Gbps；
每个奇行、偶行存储单元存储像素数据结构相同的3个像素数据，每个像素数据结构带宽为24bit。
视频流像素级数据随机实时访问的存储器的存储方法，其特征在于：
存储器为相同结构的两组模块组成，每一组模块采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成模块组合，两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，控制信号对两块QDR2存储模块同时进行控制。
存储器的每一组存储模块组合中，图像数据按照相邻的两个奇行、偶行分别存储在奇行存储单元QDR2_1和偶行存储单元QDR2_2，在QDR2_1中存储奇行数据，在QDR2_2中存储偶行数据，两组存储单元采用乒乓缓存的方式分别存储奇帧一半图像数据，偶帧一半图像数据并行工作，实现视频流实时处理。
每次图像数据访问按两个数据突发方式读写的方式进行；每次数据访问均按两个数据突发方式Burst 2读写，每个数据位宽是36bit，两个数据构成72位位宽，拼接成每个像素数据结构位宽为24bit的3个像素数据结构。
使用像素数据冗余存储的方法，在写入数据过程中，将三个像素数据组合形成72bit的一次写数据，除每行的第一次写除外，每次写都将上次的最后一个像素重复写一次。
在写入像素数据过程中，按照每个存储模块的每次访问按两个数据突发方式Burst 2读写，两个数据的位宽共有72位，正好是三个像素位宽，存储方式是将两个数据中第一个的低24位对应放三个像素中的第1个；两个数据中的第二个的低24位对应放三个像素中的第2个；第三个像素的高低12位分别放在两个数据中的高12位空间。
在存储器的两组模块中，图像数据以奇行、偶行排列，当图像数据像素为2560×1600时，设第1、2行为分别存储到两个模块组合中，3、4行分别存储到两个模块组合中，依次类推，每组的奇行和偶行对应像素的存储器写地址相同；第一行地址为0—(2560/2-1)，第二行也是0—(2560/2-1)；第3行地址为2560/2—(5120/2-1)，第4行也是2560/2—(5120/2-1)；依次类推，两组存储单元并行工作，实现乒乓方式的缓存机制和视频流实时处理。
本发明的积极效果是：
1、利用每次冗余存储的一个像素数据，来确保Burst 2突发方式读写有效，进而结合这种存储结构，实现用一个像素时钟周期，同时读写4个像素值，大幅降低视频流数据随机实时访问的时钟周期，大幅提高视频流数据随机实时访问的质量，解决了现有技术中每生成一个目的像素点都需要进行四次数据读操作，获取此四个像素点需要耗费四倍的像素时钟周期的技术难题。
2、本发明采用图像数据奇行、偶行分别存储的方式，数据访问在不浪费带宽资源的情况下，存储空间得到充分利用，降低存储器空间占用。
3、使用QDR2存储模块组成存储模块组合，在由存储模块组合构成存储器，解决了现有技术使用大容量SRAM价格昂贵的问题，有利于市场发展。
四、附图说明
图1是现有技术中四个像素点数据在源图像中的位置排列状况。
图2是本发明的存储器结构示意图。
图3-图4是本发明QDR2存储模块组合的实际电路原理图。
图5是图像数据奇偶行像素连续写组合形式。
图6是写3个像素的bit位组合形式。
图7是图像数据的奇行、偶行和奇偶帧在本发明的存储器中存放示意图。
五、具体实施方式
本实施例基于应用视频流图像最大分辨率(2560×1600)，60Hz刷新率，需要的存储空间：2560×1600×3×8bits＝11.72M bytes，图像数据的访问带宽：2560×1600×60×24(bit)×4(4个像素点)＝23.6Gbps。
由于采用图像数据流奇行、偶行分别存储的方式，用于存储图像数据的存储器不小于23.44MB。
参见附图1。
现有技术中，对视频流像素级数据随机实时访问，每个输出图像像素点所需要的源图像四个像素点是相邻的，但其在源图像上的位置可能是随机的。所以，依据源图像像素点的地址，从存储器中读出此目的像素点所需要的四个像素点数据。四个像素点数据在源图像中的位置排列状况如图1所示，如果每次读取上下并列相邻的两个像素点，每生成一个目的像素点都需要进行四次数据读操作。如果源图像存储在SRAM中，获取此四个像素点需要耗费四倍的像素时钟周期。另外，大容量SRAM价格昂贵，对于处理高分辨率的图像，常规存储技术不可行。
因此，提供一种能减少图像数流存储时间周期，大幅降低存储模块费用，满足随机实时访问的高分辨率视频流数据的存储器及存储方法非常必要。
参见附图2～图4。
本发明的视频流像素级数据随机实时访问的存储器基于高性能图像处理平台应用，平台以FPGA为控制器。存储器选用具有读写独立的两套数据总线，36bit/套，时钟双采样，300MHz，并且按两个数据突发读写Burst 2的QDR2存储器。显然，这种突发读写的两个数据就是对应相邻两个像素的。
存储器为相同结构的两组模块组成，每一组模块采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成模块组合，两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，控制信号对两块QDR2存储模块同时进行控制。
在每一组存储模块组合中，设置结构完全相同、专用于每次图像数据访问按两个数据突发方式读写的存储单元。存储器的两组存储模块组合分别按照图像数据相邻的两个奇行、偶行设置为奇行存储单元QDR2_1和偶行存储单元QDR2_2，分别在QDR2_1中存储奇行数据，在QDR2_2中存储偶行数据，两组存储单元并行工作。两组存储单元采用乒乓缓存的方式分别存储一半图像数据奇帧，一半图像数据偶帧并行工作，实现视频流实时处理。
在每一组QDR2存储模块组合中，设置以下数据连接：
(1)时钟信号线组三组：c1_qdr_c[0]，c1_qdr_c_n[0]是读差分时钟；c1_qdr_cq[0]，c1_qdr_cq_n[0]是读有效差分时钟；c1_qdr_k[0]，c1_qdr_k_n[0]是读写地址、读写控制差分时钟；
(2)数据总线组两组；c1_qdr_d[0:35]是36位输入数据，c1_qdr_q[0:35]是6位输出数据；
(3)地址总线组一组：c1_qdr_sa[20:0]，由于两个数据突发读写(Burst 2)的特点，4M地址空间的总线宽度为21根；
(4)控制信号一组：c1_qdr_bw_n[0]，c1_qdr_bw_n[1]，c1_qdr_bw_n[2]c1_qdr_bw_n[3]是字节有效控制，每个字节是9个bit位，两片QDR2分别对应低18位数据和高18位数据；c1_qdr_r_n是读控制信号；c1_qdr_w_n是写控制信号。
参见图5、图6。
按照视频流图像像素的奇行、偶行分别将图像数据存储在存储器的两组奇行存储单元QDR2_1和偶行存储单元QDR2_2；每个存储单元存储像素数据结构相同、带宽为24bit3个像素数据3个；在每组4M×36bit的QDR2存储单元中，每组的每次数据访问均按两个数据突发方式读写Burst 2，每个数据位宽是36bit，两个数据构成72bit位宽，拼接成每个像素数据结构带宽为24bit的3个像素数据结构；
使用像素数据冗余存储的方法，在写入数据过程中，将三个像素数据组合形成72bit的一次写数据，除每行的第一次写除外，每次写都将上次的最后一个像素重复写一次。
如图5所示，本实施例中，在QDR2-1中存储奇行像素，在QDR2-2中存储偶行像素。第一次存储012，第2次存储写入时，重复第一次的最后一个像素“2”，第3次重复上一次的“4”，以此类推，直至写入完成。
参见附图6。
在写入像素中，在写入像素数据过程中，按照每个存储模块的每次访问按两个数据突发方式Burst 2读写，两个数据的位宽共有72位，正好是三个像素位宽，存储方式是将两个数据中第一个的低24位对应放三个像素中的第1个；两个数据中的第二个的低24位对应放三个像素中的第2个；第三个像素的高低12位分别放在两个数据中的高12位空间。
参见附图7。本实施例的图像数据的奇行、偶行和奇、偶帧在存储器中存放示意。在存储器的两组模块中，图像数据以奇行、偶行排列，当图像数据像素为2560×1600时，设第1、2行，即奇行、偶行，分别存储到两个模块组合的奇行存储单元QDR2_1和偶行存储单元QDR2_2中，3、4行分别存储到两个模块组合奇行存储单元QDR2_1和偶行存储单元QDR2_2中，依次类推，每组的奇行和偶行对应像素的存储器写地址相同；第一行地址为0—(2560/2-1)，第二行也是0—(2560/2-1)；第3行地址为2560/2—(5120/2-1)，第4行也是2560/2—(5120/2-1)；依次类推。同时，两组存储单元采用乒乓缓存的方式分别存储一半奇帧，一半偶帧并行工作。实现视频流实时处理。
由上可知，QDR存储单元的数据访问在没有浪费带宽资源的情况下，存储空间充分利用。本存储单元的特点正是利用每次冗余存储的一个像素数据，来确保Burst 2突发方式读写有效，进而结合这种存储结构，实现用一个像素时钟周期，同时读写4个像素值，满足高分辨率视频流像素级数据随机实时访问的应用要求。

Claims (6)

1.一种视频流像素级数据随机实时访问的存储器，其特征在于：视频流像素级数据随机实时访问的存储器基于高性能图像处理平台应用，平台以FPGA为控制器；
存储器为相同结构的两组模块组合组成，每一组模块采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成模块组合，两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，控制信号对两块QDR2存储模块同时进行控制；
在每一组存储模块组合中，设置结构完全相同、专用于每次图像数据访问按两个数据突发方式读写的存储单元；存储器的两组存储模块组合分别按照图像数据相邻的两个奇行、偶行设置为奇行存储单元(QDR2_1)和偶行存储单元(QDR2_2)，分别在(QDR2_1)中存储奇行数据，在(QDR2_2)中存储偶行数据。
2.如权利要求1所述的存储器，其特征在于：在每一组QDR2存储模块组合中，所述两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，设置以下线组：
(1)时钟信号线组三组：c1_qdr_c[0]，c1_qdr_c_n[0]是读差分时钟；c1_qdr_cq[0]，c1_qdr_cq_n[0]是读有效差分时钟；c1_qdr_k[0]，c1_qdr_k_n[0]是读写地址、读写控制差分时钟；
(2)数据总线组两组；c1_qdr_d[0:35]是36位输入数据，c1_qdr_q[0:35]是36位输出数据；
(3)地址总线组一组：c1_qdr_sa[20:0]，由于两个数据突发读写(Burst2)的特点，4M地址空间的总线宽度为21根；
(4)控制信号一组：c1_qdr_bw_n[0]，c1_qdr_bw_n[1]，c1_qdr_bw_n[2]c1_qdr_bw_n[3]是字节有效控制，每个字节是9个bit位，两片QDR2分别对应低18位数据和高18位数据；c1_qdr_r_n是读控制信号；c1_qdr_w_n是写控制信号。
3.如权利要求1所述的存储器，其特征在于：所述每一组模块组合采用两块相同的数据突发读写Burst 2的QDR2存储模块组合扩展构成，每一块QDR2存储模块空间大小为4M×18bit，每一组QDR2存储模块的空间大小为4M×36bit,两组模块组合组成的存储器空间大小为4M×72bit，数据访问带宽为36bit×2×2×300MHz＝43.2Gbps；
每个奇行、偶行存储单元存储像素数据结构相同的3个像素数据，每个像素数据结构位宽为24bit。
4.一种如权利要求1所述的视频流像素级数据随机实时访问的存储器的存储方法，其特征在于：
存储器为相同结构的两组模块组成，每一组模块采用两块相同的数据突发读写Burst2的QDR2存储模块组合扩展构成模块组合，两块QDR2存储模块通过地址总线组、时钟信号线组、控制信号线组和数据总线组并联在一起，控制信号对两块QDR2存储模块同时进行控制；
存储器的每一组存储模块组合中，图像数据按照相邻的两个奇行、偶行分别存储在奇行存储单元(QDR2_1)和偶行存储单元(QDR2_2)，在(QDR2_1)中存储奇行数据，在(QDR2_2)中存储偶行数据，两组存储单元采用乒乓缓存的方式分别存储奇帧一半图像数据，偶帧一半图像数据并行工作，实现视频流实时处理；
每次图像数据访问按两个数据突发方式读写的方式进行；每次数据访问均按两个数据突发方式Burst 2读写，每个数据带宽是36bit，两个数据构成72位位宽，拼接成每个像素数据结构带宽为24bit的3个像素数据结构；
使用像素数据冗余存储的方法，在写入数据过程中，将三个像素数据组合形成72bit的一次写数据，除每行的第一次写除外，每次写都将上次的最后一个像素重复写一次。
5.如权利要求3所述的存储方法，其特征在于：在写入像素数据过程中，按照每个存储模块的每次访问按两个数据突发方式Burst 2读写，两个数据的位宽共有72位，正好是三个像素位宽，存储方式是将两个数据中第一个的低24位对应放三个像素中的第1个；两个数据中的第二个的低24位对应放三个像素中的第2个；第三个像素的高低12位分别放在两个数据中的高12位空间。
6.如权利要求3所述的存储方法，其特征在于：在存储器的两组模块中，图像数据以奇行、偶行排列，当图像数据像素为2560×1600时，设第1、2行分别存储到两个模块组合的奇行存储单元QDR2_1和偶行存储单元QDR2_2中，3、4行分别存储到两个模块组合奇行存储单元QDR2_1和偶行存储单元QDR2_2中，依次类推，每组的奇行和偶行对应像素的存储器写地址相同；第一行地址为0—(2560/2-1)，第二行也是0—(2560/2-1)；第3行地址为2560/2—(5120/2-1)，第4行也是2560/2—(5120/2-1)；依次类推，两组存储单元并行工作，实现乒乓方式的缓存机制和视频流实时处理。
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