CN106200255A - 相位移光罩及其制造方法 - Google Patents
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Abstract
本发明提供一种相位移光罩及其制造方法，此相位移光罩包括：基板、相位移层以及遮蔽层。相位移层位于所述基板上。相位移层的图案包括主图案以及次解析辅助图案。次解析辅助图案配置于所述主图案的周围。所述相位移层具有透射率，所述透射率大于6％。遮蔽层至少覆盖所述相位移层的所述次解析辅助图案。因此，本发明不仅能保留次解析辅助图案的功能(即增加光刻处理裕度)，而且在经过曝光处理与显影处理后，次解析辅助图案不会成像在半导体衬底上。
Description
技术领域
本发明涉及一种光罩及其制造方法，尤其涉及一种相位移光罩及其制造方法。
背景技术
随着半导体技术日新月异，动态随机存取存储器(DRAM)的技术节点(Technical node)持续向下微缩至38纳米，其关键尺寸(Critical Dimension)也随着元件缩小而愈来愈接近曝光机台的光学物理极限。因此，如何在现行曝光机台与光罩的条件下，得到最大的光刻处理裕度(Process window)将成为未来重要的一门课题。
发明内容
本发明提供一种高透射率的相位移光罩及其制造方法，其可保留次解析辅助图案(SRAFs)的功能，且在经过曝光处理与显影处理后，次解析辅助图案不会成像在半导体衬底上。
本发明提供一种相位移光罩包括：基板、相位移层以及遮蔽层。相位移层位于所述基板上。相位移层的图案包括主图案以及次解析辅助图案。次解析辅助图案配置于所述主图案的周围。所述相位移层具有透射率，所述透射率大于6％。遮蔽层至少覆盖所述相位移层的所述次解析辅助图案。
在本发明的一实施例中，所述次解析辅助图案的线宽介于10nm至30nm之间。
在本发明的一实施例中，所述相位移层的所述透射率介于18％至30％之间。
在本发明的一实施例中，所述相位移层具有相位移，所述相位移为180度。
在本发明的一实施例中，所述相位移层的材料包括MoSi、TaSi、WSi、CrSi、NiSi、CoSi、ZrSi、NbSi、TiSi或其组合。
本发明提供一种相位移光罩的制造方法，其步骤如下。于基板上形成相位移层。所述相位移层的图案包括主图案与次解析辅助图案。所述次解析辅助图案配置于所述主图案的周围。于所述相位移层上形成遮蔽层。于所述基板上形成掩膜层，所述掩膜层至少覆盖所述次解析辅助图案上的所述遮蔽层。进行蚀刻处理，移除部分所述遮蔽层，以暴露未被所述掩膜层覆盖的所述相位移层的表面。移除所述掩膜层。
在本发明的一实施例中，所述相位移层具有透射率，所述透射率大于6％。
在本发明的一实施例中，所述相位移层的所述透射率介于18％至30％之间。
在本发明的一实施例中，所述掩膜层的材料包括光刻胶、抗反射层或其组合。
在本发明的一实施例中，所述次解析辅助图案在经过曝光处理与显影处理后，不会成像于半导体衬底上。
基于上述，本发明的遮蔽层至少覆盖相位移层的次解析辅助图案上，使得本发明的次解析辅助图案的透射率趋近于0，且相位移趋近于0度。如此一来，本发明不仅能保留次解析辅助图案的功能(即增加光刻处理裕度)，而且在经过曝光处理与显影处理后，次解析辅助图案不会成像在半导体衬底上。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1F为本发明的一实施例的相位移光罩的制造流程剖面示意图。
附图标记说明：
10：相位移光罩；
100：基板；
102：相位移层；
102a：主图案(图案化的相位移层)；
102b：次解析辅助图案(图案化的相位移层)；
104、104a、104b、104c：遮蔽层；
106：光刻胶层；
108、108a、108b：掩膜层；
d：距离。
具体实施方式
图1A至图1F为本发明的一实施例的相位移光罩的制造流程剖面示意图。
请参照图1A，本发明提供一种相位移光罩10的制造方法，其步骤如下。于基板100上依序形成相位移层102以及遮蔽层104。基板100可例如是透明基板，透明基板的材料可例如是石英玻璃、聚合物或其他合适的透明材料。在本实施例中，相位移光罩10的图案比例为欲转移图案的4倍，因此，以下相位移光罩10的距离、图案以及尺寸皆为欲转移图案的距离、图案以及尺寸的4倍。但本发明不限于此，在其他实施例中，相位移光罩10的距离、图案以及尺寸也可放大1倍、5倍或10倍不等。
相位移层102具有透射率以及相位移。相位移层102的透射率大于6％，且所述相位移为180度。换言之，假设基板100为透明的，入射光穿透基板100时是完全透射并且不会产生任何相位移。因此，入射光穿透本实施例的相位移层102时，可透射大于6％的入射光且提供180度的相位移。在本实施例中，所述透射率可介于18％至30％之间。相位移层102的材料可例如是MoSi、TaSi、WSi、CrSi、NiSi、CoSi、ZrSi、NbSi、TiSi或其组合，其形成方法可以利用电子射线(EB)蒸镀法、激光蒸镀法、原子层成膜(ALD)法、离子辅助溅镀法等来形成。在一实施例中，相位移层102的厚度可例如是40nm至100nm。
遮蔽层104的材料可例如是铬(Chrome，Cr)或铬化合物(以下也称为铬系材料)等，但本发明不以此为限。遮蔽层104的形成方法可以利用化学气相沉积法或物理气相沉积法等来形成。在一实施例中，遮蔽层104的厚度可例如是2nm至100nm。
然后，于遮蔽层104上形成图案化的光刻胶层106。图案化的光刻胶层106可定义出后续处理所形成的相位移层102图案。相位移层102的图案包括主图案102a以及次解析辅助图案102b(如图1C所示)。
请参照图1B，以图案化的光刻胶层106当作掩膜，进行蚀刻处理，移除部分相位移层102与部分遮蔽层104，以暴露基板100的表面。所述蚀刻处理可例如是干式蚀刻处理或是湿式蚀刻处理。在一实施例中，当遮蔽层104的材料为铬系材料时，可使用硝酸铈铵及过氯酸的水溶液来进行蚀刻处理。
接着，请参照图1C，移除图案化的光刻胶层106，以于基板100上形成图案化的相位移层102a、102b以及图案化的遮蔽层104a、104b。在本实施例中，图案化的相位移层102a可视为主图案(以下称为主图案102a)，而图案化的相位移层102b可视为次解析辅助图案(以下称为次解析辅助图案102b)。次解析辅助图案102b配置于主图案102a的周围。所谓次解析辅助图案是指关键尺寸极小的图案，在经过曝光处理与显影处理后，不会成像于半导体衬底上。在本实施例中，次解析辅助图案102b的线宽可介于10nm至30nm之间。主图案102a的线宽可例如是次解析辅助图案102b的线宽的3倍至20倍。如图1C所示，遮蔽层104a覆盖在主图案102a上；而遮蔽层104b覆盖在次解析辅助图案102b上。虽然图1C中仅示出一个次解析辅助图案102b配置于主图案102a之间，但本发明不以此为限。在其他实施例中，相位移光罩也可具有多个次解析辅助图案102b分别配置于主图案102a的周围。
请参照图1C与图1D，于基板100上形成掩膜层108。掩膜层108至少覆盖次解析辅助图案102b。详细地说，掩膜层108a覆盖遮蔽层104b的顶面、侧面、次解析辅助图案102b的侧面以及部分基板100的表面；而掩膜层108b覆盖部分遮蔽层104a的顶面。如此一来，掩膜层108a便可保护次解析辅助图案102b上的遮蔽层104b，以防止后续蚀刻处理移除遮蔽层104b。在本实施例中，掩膜层的材料可例如是光刻胶、抗反射层或其组合。掩膜层108a的侧壁至次解析辅助图案102b的侧壁之间的距离d可介于15nm至35nm之间。
请参照图1E与图1F，以掩膜层108当作掩膜，进行蚀刻处理，移除部分遮蔽层104a，以暴露部分主图案102a的表面。所述蚀刻处理可例如是干式蚀刻处理或是湿式蚀刻处理。在一实施例中，当遮蔽层104a的材料为铬系材料时，可使用硝酸铈铵及过氯酸的水溶液来进行蚀刻处理。接着，移除掩膜层108，以形成本实施例的相位移光罩10。
请参照图1F，本实施例的相位移光罩10包括：基板100、图案化的相位移层102a(即主图案102a)、图案化的相位移层102b(即次解析辅助图案102b)以及遮蔽层104b、104c。图案化的相位移层102a、102b位于基板100上。由于图案化的相位移层102a的透射率大于6％，且其相位移为180度，因此，本实施例的相位移光罩10的光学功能较佳(如下表1所示)。遮蔽层104c覆盖部分图案化的相位移层102a(以下称为主图案102a)，而遮蔽层104b至少覆盖图案化的相位移层102b(以下称为次解析辅助图案102b)。次解析辅助图案102b配置于主图案102c的周围，其可增加光刻处理裕度(如下表2所示)。另外，由于本实施例的不透光的遮蔽层104b至少覆盖次解析辅助图案102b，其使得次解析辅助图案102b的透射率趋近于0，且相位移趋近于0度。所以，入射光便无法穿透次解析辅助图案102b，且不会产生任何相位移。因此，在经过曝光处理与显影处理后，次解析辅助图案102b并不会成像在半导体衬底上(如下表2、表3所示)。
〈光学模拟实验〉
为了证明本发明的可实现性，下文将举实例以更具体地描述本发明。虽然描述了以下模拟实验，但是在不逾越本发明范畴的情况下，可适当改变所采用的材料、比率、处理细节以及处理流程等等。因此，不应根据下文所述的模拟实验对本发明做出限制性的解释。
请参照表1，相较于现行6％透射率相位移光罩(attenuated Phase ShiftMask，attPSM)，20％透射率相位移光罩在对比度(Contrast)、光罩误差因子(MEEF)以及聚焦深度(DOF)(也可视为处理裕度)的表现较佳。同理可证，由于本实施例的图案化的相位移层102a的透射率大于6％，所以，其对比度、光罩误差因子以及聚焦深度也比现行6％透射率相位移光罩为佳。
表1
实例1
在实例1中，是在其光罩的次解析辅助图案(SRAFs)上覆盖遮蔽层，使得实例1的次解析辅助图案的透射率趋近于0，且相位移趋近于0度。接着，再以实例1的光罩进行模拟的曝光处理与显影处理。
比较例1
在比较例1中，其光罩的次解析辅助图案上未覆盖遮蔽层，使得比较例1上的次解析辅助图案的透射率约为20％，且相位移约为180度。接着，再以比较例1的光罩进行模拟的曝光处理与显影处理。
比较例2
比较例2的光罩上则是不具有次解析辅助图案。接着，再以比较例2的光罩进行模拟的曝光处理与显影处理。
由表2可知，在经过模拟的曝光处理与显影处理后，比较例1的次解析辅助图案会成像在半导体衬底上；而实例1的次解析辅助图案则不会成像在半导体衬底上。虽然比较例2没有次解析辅助图案成像在半导体衬底上的问题，但比较例2的聚焦深度小于实例1的聚焦深度。换言之，比较例2的处理裕度小于实例1的处理裕度。
表2
实例2
在实例2中，是在其光罩的次解析辅助图案上覆盖遮蔽层，使得实例2的次解析辅助图案的透射率趋近于0，且相位移趋近于0度，且实例2的次解析辅助图案的线宽为20nm。接着，再以实例2的光罩分别进行最佳焦点以及离焦(Defocus)0.06μm的模拟的曝光处理与显影处理。
比较例3
在比较例3中，其光罩的次解析辅助图案上未覆盖遮蔽层，使得比较例3上的次解析辅助图案的透射率约为20％，且相位移约为180度，且比较例3的次解析辅助图案的线宽为16nm。接着，再以比较例3的光罩分别进行最佳焦点以及离焦0.06μm的模拟的曝光处理与显影处理。
由表3可知，在经过最佳焦点的曝光处理与显影处理后，实例2以及比较例3的次解析辅助图案皆不会成像在半导体衬底上。但在经过离焦0.06μm(即接近实际曝光处理)的曝光处理与显影处理后，比较例3的次解析辅助图案会成像在半导体衬底上；而实例2的次解析辅助图案仍不会成像在半导体衬底上。
表3
综上所述，本发明的遮蔽层至少覆盖相位移层的次解析辅助图案上，使得本发明的次解析辅助图案的透射率趋近于0，且相位移趋近于0度。如此一来，本发明不仅能保留次解析辅助图案的功能(即增加光刻处理裕度)，而且在经过曝光处理与显影处理后，次解析辅助图案不会成像在半导体衬底上。另外，即便在离焦状态(即接近实际曝光处理)下进行曝光处理与显影处理，本发明的次解析辅助图案仍不会成像在半导体衬底上。此外，由于本发明的相位移层的透射率大于6％，因此，相较于现行6％透射率相位移光罩，本实施例的相位移光罩的对比度、光罩误差因子以及聚焦深度较佳。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种相位移光罩，其特征在于，包括：
基板；
相位移层，位于所述基板上，所述相位移层的图案包括：
主图案；以及
次解析辅助图案，配置于所述主图案的周围，其中所述相位移层具有透射率，所述透射率大于6％；以及
遮蔽层，至少覆盖所述相位移层的所述次解析辅助图案。
2.根据权利要求1所述的相位移光罩，其特征在于，所述次解析辅助图案的线宽介于10nm至30nm之间。
3.根据权利要求1所述的相位移光罩，其特征在于，所述相位移层的所述透射率介于18％至30％之间。
4.根据权利要求1所述的相位移光罩，其特征在于，所述相位移层具有相位移，所述相位移为180度。
5.根据权利要求1所述的相位移光罩，其特征在于，所述相位移层的材料包括MoSi、TaSi、WSi、CrSi、NiSi、CoSi、ZrSi、NbSi、TiSi或其组合。
6.一种相位移光罩的制造方法，其特征在于，包括：
于基板上形成相位移层，所述相位移层的图案包括主图案与次解析辅助图案，所述次解析辅助图案配置于所述主图案的周围；
于所述相位移层上形成遮蔽层；
于所述基板上形成掩膜层，所述掩膜层至少覆盖所述次解析辅助图案上的所述遮蔽层；
进行蚀刻处理，移除部分所述遮蔽层，以暴露未被所述掩膜层覆盖的所述相位移层的表面；以及
移除所述掩膜层。
7.根据权利要求6所述的相位移光罩的制造方法，其特征在于，所述相位移层具有透射率，所述透射率大于6％。
8.根据权利要求7所述的相位移光罩的制造方法，其特征在于，所述相位移层的所述透射率介于18％至30％之间。
9.根据权利要求6所述的相位移光罩的制造方法，其特征在于，所述掩膜层的材料包括光刻胶、抗反射层或其组合。
10.根据权利要求6所述的相位移光罩的制造方法，其特征在于，所述次解析辅助图案在经过曝光处理与显影处理后，不会成像于半导体衬底上。
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