CN106169424B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供半导体装置的制造方法，包含形成鳍式结构，其包含阱层、阱层上的氧化物层和氧化物层上的通道层。形成隔离绝缘层使得通道层从隔离绝缘层突出，且至少一部份的氧化物层嵌入隔离绝缘层内。形成栅极结构于鳍式结构的一部分和隔离绝缘层上。通过蚀刻一部分鳍式结构，形成凹陷部，以暴露出阱层的表面。形成外延层于暴露的阱层和通道层上。将形成在暴露的阱层上的外延层改质，使改质层对碱性溶液的蚀刻选择性较未改质的外延层增加。

Description

半导体装置及其制造方法
技术领域
本发明是关于半导体集成电路，特别是有关于具鳍式结构的半导体装置及其制造方法。
背景技术
当半导体工业已进展至纳米科技制程世代以追求更高的装置密度、更高的效能和更低的成本，来自生产和设计的考验造就了三维(3D)设计的发展，例如鳍式场效晶体管(Fin field effect transistor，FinFET)。FinFET装置典型上包含具有高深宽比(aspectratio)的半导体鳍(fins)，且形成半导体装置的通道(channel)和源/漏极(source/drain，S/D)区域于其中。形成栅极(gate)于鳍式结构上和沿着鳍式结构的边缘(例如：环绕)，利用增加通道和源/漏极区域表面积的优势，以产生更快、更稳定和更良好控制的半导体晶体管装置。一些装置中，FinFET的源/漏极部分的应变材料利用，例如硅锗(SiGe)、磷化硅(SiP)或碳化硅(SiC)，以增加载子移动性。再者，氧化物结构上的通道用以改善载子移动性和维持笔直的鳍式轮廓。
发明内容
根据本发明的一个观点，在半导体装置的制造方法中，形成鳍式结构包含阱层、阱层上的氧化物层和氧化物层上的通道层。形成隔离绝缘层使得鳍式结构的通道层从隔离绝缘层突出，且至少一部份或整体的氧化物层嵌入隔离绝缘层内。形成栅极结构于鳍式结构的一部分和隔离绝缘层上。通过蚀刻鳍式结构未被栅极结构覆盖的一部分形成凹陷部，使得氧化层被移除和暴露出阱层在二个栅极结构60之间的表面。形成外延层于凹陷部内暴露的阱层和通道层上。将形成在暴露的阱层上的外延层改质为改质层，使改质层对碱性溶液的蚀刻选择性较未改质的外延层增加。
根据本发明的另一观点，在半导体装置的制造方法中，在基底上形成鳍式结构，此鳍式结构包含阱层、阱层上的氧化物层和氧化物层上的通道层。形成隔离绝缘层使得鳍式结构的通道层从隔离绝缘层突出，且至少一部份或整体的氧化物层嵌入隔离绝缘层内。形成第一栅极结构和第二栅极结构于鳍式结构的一部分和隔离绝缘层上。通过蚀刻鳍式结构在第一栅极结构和第二栅极结构之间的一部分以形成凹陷部，使得氧化层被移除和暴露出阱层在第一栅极结构和第二栅极结构之间的表面。形成外延层于凹陷部内暴露的阱层和通道层上。将形成在暴露的阱层上的外延层改质为改质层，使改质层对碱性溶液的蚀刻选择性增加。
根据本发明的另一观点，半导体装置包含FinFET装置。此FinFET装置包含鳍式结构沿第一方向延伸且从隔离绝缘层突出。鳍式结构和隔离绝缘层设置于基底上。鳍式结构包含阱层、阱层上的氧化物层和氧化物层上的通道层。此FinFET装置也包含栅极堆叠。栅极堆叠包含栅极电极层和栅极介电层，覆盖一部分鳍式结构，且沿垂直于第一方向的第二方向延伸。此FinFET装置更包含源极和漏极，源极和漏极各自包含在鳍式结构内形成的凹陷部分内和上的应力源层((stressor layer)，或称应变层(strain layer))。应力源层施加应力于栅极堆叠下的鳍式结构的通道层。再者，此FinFET装置包含设置于阱层和应力源层之间的改质层。改质层对碱性溶液的耐蚀刻性(etching resistivity)较阱层和通道层的至少一者高。
附图说明
通过以下的详述配合所附附图，可以更加理解本发明的观点。这里强调的是，根据工业上的标准惯例，许多特征部件(feature)仅为了阐述目的，并没有按照比例绘制。事实上，为了能清楚地讨论，许多特征部件的尺寸可能被任意地增加或减少。
图1到19是根据本发明的一实施例，显示制造具有鳍式(fin)结构的半导体场效晶体管(field effect transistor，FET)装置范例的制程，其中图9到16是根据本发明的一实施例，显示二个栅极结构60之间沿图8线X1-X1的部分区域剖面示意图。
【符号说明】
10～基底；
15～阱区；
20～第一外延层；
25～氧化物层；
30～第二外延层；
40～鳍式结构；
42～通道层；
44～阱层；
50～隔离绝缘层；
60～栅极结构；
100～掩模层；
105～掩模图案；
110～硬掩模的顶层；
112～硬掩模的底层；
114～栅极电极层；
115～栅极介电层；
120～侧壁绝缘层；
130～凹陷部；
140～半导体外延层；
145～底部区域；
150～P型杂质；
160～应力源层；
170～层间介电层；
175～栅极电极空位；
180～金属栅极结构。
具体实施方式
可理解的是以下揭示提供很多不同的实施例或范例，用于实施本发明的不同特征。组件和配置的具体实施例或范例描述如下，以简化本发明。当然，这些仅仅是范例，并非用以限定本发明。举例而言，元件的尺寸并未限制于揭示的范围或数值，但可取决于制程状态及/或所需的装置特性。再者，叙述中若提及第一特征部件形成在第二特征部件的上，可能包含第一和第二特征部件直接接触的实施例，也可能包含额外的特征部件形成在第一和第二特征部件之间，使得它们不直接接触的实施例。为了简化和清楚，各种的特征部件可被任意地绘示成不同的尺寸。
再者，空间上相关的措辞，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他类似的字词，可用于此，以简化描述一元件或特征与其他元件或特征之间，如图所示的关系的陈述。此空间上相关的措辞意欲包含使用中的装置或操作除附图描绘的方向外的不同方向。仪器可以其他方向定位(旋转90度或其他定位方向)，且在此使用的空间相关描述符号可同样依此解读。此外，措辞「由……制成」可具有「包括」或「由……构成」的涵义。
图1到19显示制造具有鳍式结构的半导体场效晶体管(fin field effecttransistor，FinFET)装置范例的制程。可理解的是，在图1到18的操作之前、中、后可提供额外的操作，且一些以下叙述的操作可为了方法的其他实施例被取代或删除，操作的顺序可互相交换。
如图1所示，注入杂质离子(掺质)于硅基底10内，以形成阱区15，实施此离子注入以防止击穿效应(punch-through effect)。
举例而言，基底10为杂质浓度在约1.12×1015cm-3到约1.68×1015cm-3范围内的P型硅基底。在其他实施例中，基底10为杂质浓度在约0.905×1015cm-3到约2.34×1015cm-3范围内的N型硅基底。在一些实施例中，基底10为硅基底且有(100)的上表面。
或者，基底10可包括另一元素半导体，例如锗(Ge)；或包括化合物半导体，包含IV-IV族化合物半导体，例如SiC和SiGe，III-V族化合物半导体，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述的组合。在一实施例中，基底10为硅于绝缘体上(silicon-on insulator，SOI)的硅层基底。当使用SOI基底时，鳍式结构可从SOI基底的硅层或绝缘层突出，后者的情形中，SOI基底的硅层用于形成鳍式结构。非晶形的基底，例如非晶形Si或非晶形SiC，或者绝缘材料，例如氧化硅，也可用作基底10。基底10可包含已适当掺入杂质(例如P型或N型的导电性)的各种区域。
举例而言，对于N型FinFET掺杂物用硼(例如BF2)，对于P型FinFET掺杂物用磷。
如图2所示，外延地成长第一外延层20于基底10的表面上，且外延地成长第二外延层30于第一外延层20上。再者，形成掩模层100于第二外延层30上。
举例而言，第一外延层20可为锗(Ge)或Si(1-x)Gex，其中x在约0.1到约0.9的范围内。在此实施例中，Si(1-x)Gex用作第一外延层20。在本发明中，Si(1-x)Gex可简化称为硅锗(SiGe)。一些实施例中，第一外延层20为硅锗，且厚度在约10纳米到约100纳米的范围内。在某些实施例中，第一外延层20为硅锗，且厚度在约1纳米到约20纳米的范围内，或一些其他的实施例中，在约2纳米到约10纳米的范围内。
举例而言，第二外延层30可为硅(Si)或Si(1-y)Gey，其中y小于x。在此实施例中第二外延层30为硅。一些实施例中，第二外延层30为硅，且厚度在约20纳米到约70纳米的范围内。在某些实施例中，第二外延层30为硅，且厚度在约30纳米到约50纳米的范围内。
举例而言，一些实施例中，掩模层100可包含氧化物垫层(例如氧化硅)和氮化硅(SiN)掩模层。一些实施例中，氧化物垫层的厚度在约2纳米到约15纳米的范围内，且氮化硅掩模层的厚度在约10纳米到约50纳米的范围内。在此实施例中，掩模层为氮化硅。
通过图案化的操作，将掩模层100图案化为掩模图案105。一些实施例中，每一个掩模图案105的宽度在约5纳米到约40纳米的范围内，或其他实施例中，在约10纳米到约30纳米的范围内。
如图3所示，使用掩模图案105为蚀刻掩模，通过干式蚀刻法及/或湿式蚀刻法蚀刻出沟槽，将硅的第二外延层30、硅锗的第一外延层20和硅的基底10图案化为鳍式结构40。
如图3所示，三个鳍式结构40设置为与彼此相邻。然而，鳍式结构40的数量并未限制为三，数量可为一、二、四、五或更多。此外，一或多个虚设鳍式结构可设置在相邻于鳍式结构40的两面，以在图案化制程中改善图案的精确度(fidelity)。一些实施例中，鳍式结构40的宽度在约5纳米到约40纳米的范围内，某些实施例中，可在约7纳米到约15纳米的范围内。一些实施例中，鳍式结构40的高度在约100纳米到约300纳米的范围内，其他实施例中，可在约50纳米到约100纳米的范围内。一些实施例中，鳍式结构40之间的间隔(space)在约5纳米到约80纳米的范围内，其他实施例中，可在约7纳米到15纳米的范围内。然而，在本发明所属技术领域中具有通常知识者将理解本发明所有提及的尺寸和数值仅为范例，可因应不同集成电路的尺寸等级而改变。
如图4所示，将鳍式结构40内硅锗的第一外延层20氧化，以形成硅锗的氧化物层25。因为硅锗(特别是锗)较硅氧化快，可选择性地形成硅锗的氧化物层25。然而，也可将硅的第二外延层30的侧壁和硅的基底10的侧壁轻微氧化以形成氧化硅。通过在含氧气(O2)和氢气(H2)或水蒸气(H2O)的气体中退火或加热，可使硅锗层氧化。此实施例中，在约大气压下于约400℃到约600℃的温度范围内实施使用水蒸气的湿式氧化。一些实施例中，硅锗的氧化物层25厚度在约5纳米到约25纳米的范围内，或其他实施例中，在约10纳米到约20纳米的范围内。若第一外延层20为锗，氧化物层25为氧化锗。
如图5所示，举例而言，通过湿式蚀刻移除一部分硅锗的氧化物层25。湿式蚀刻的蚀刻剂可为稀释的氢氟酸(HF)。通过调整蚀刻状况(例如：蚀刻时间)，移除形成于硅的第二外延层30的侧壁和硅的基底10的侧壁上的氧化硅，也轻微地蚀刻硅锗的氧化物层25。
接着，形成隔离绝缘层50。隔离绝缘层50包含一或多层由低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、等离子体化学气相沉积(plasma-CVD)或流动式化学气相沉积(flowable CVD)形成的绝缘材料，例如氧化硅、氮氧化硅或氮化硅。在流动式化学气相沉积中，沉积流动式的介电材料，而非氧化硅。流动式的介电材料，一如其名，在沉积时能「流动」以填入高深宽比的间隙或空间。一般而言，添加各种化学物质于含硅的前驱物(precursor)内，以使沉积膜流动。一些实施例中，加入氮氢键。流动式介电材料的范例，特别是流动式的氧化硅前驱物，包含硅酸盐(silicate)、硅氧烷(siloxane)、甲基硅倍半氧烷(methyl silsesquioxane，MSQ)、氢硅倍半氧烷(hydrogen silsesquioxane，HSQ)、MSQ/HSQ的组合、全氢硅氮烷(perhydrosilazane，TCPS)、全氢聚硅氮烷(perhydropolysilazane，PSZ)、四乙氧基硅烷(tetraethoxysilane，TEOS)或硅烷基胺类(silyl-amine)(例如：三甲硅烷基胺(trisilylamine，TSA))。这些流动式的氧化硅材料形成于多项操作的制程。在沉积流动式的膜之后，将其固化，然后退火以移除不需要的元素，形成氧化硅。当不需要的元素已移除，流动式的膜会收缩且致密化。一些实施例中，实施多项退火制程，不只一次固化和退火流动式的膜。流动式的膜可掺杂硼及/或磷。一些实施例中，可通过一或多层旋涂式玻璃(spin-on-glass，SOG)、SiO、SiON、SiOCN及/或掺氟硅玻璃(fluoride-doped silicate glass，FSG)形成隔离绝缘层50。
再者，举例而言，通过化学机械研磨(chemical mechanical polishing，CMP)方法或其他平坦化方法，例如回蚀(etch-back)制程，以移除掩模图案105和隔离绝缘层50的顶部。平坦化后的结构如图6所示。
形成隔离绝缘层50之后，可实施热处理制程，例如退火制程，以改善隔离绝缘层50的品质，此热处理制程可在平坦化操作前或后实施。
如图7所示，举例而言，通过回蚀制程减少隔离绝缘层50的厚度，以便暴露一部分鳍式结构40。鳍式结构40暴露的部分成为FinFET的通道层42，且嵌入隔离绝缘层50的部分成为FinFET的阱层44。回蚀制程可通过干式蚀刻或湿式蚀刻实施。通过调整蚀刻时间，可获得所需的剩余隔离绝缘层50的厚度。
如图7所示，硅锗的氧化物层25并未从隔离绝缘层50暴露出，且通道层42的底部嵌入隔离绝缘层50内。然而，一些实施例中，硅锗的氧化物层25和整个通道层42可从隔离绝缘层50暴露出。
如图8所示，栅极结构60形成于鳍式结构40的部分通道层42上。图9显示二个栅极结构60之间沿线X1-X1的部分区域剖面示意图，栅极介电层115如图9所示和栅极电极层114形成于隔离绝缘层50和通道层42上，然后实施图案化操作以获得包含栅极电极层114和栅极介电层115的栅极结构60。在此实施例中，栅极电极层114为多晶硅。一些实施例中，通过使用包含顶层110和底层112的硬掩模，将多晶硅层图案化成为栅极电极层114，其中硬掩模的顶层110为氧化硅，且硬掩模的底层112为氮化硅。其他实施例中，硬掩模的顶层110可为氮化硅，且硬掩模的底层112可为氧化硅。栅极介电层115可为氧化硅，通过CVD、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(Atomic layer deposition，ALD)、电子束蒸镀(e-beam evaporation)或其他合适的制程形成。
在一实施例中，使用后栅极(gate-last)技术(栅极置换技术)。在后栅极技术中，前述操作形成的栅极电极层114和栅极介电层115分别为虚设栅极电极层和虚设栅极介电层，最终被移除。
或者，其他实施例可使用前栅极(gate-first)技术。这种情况下，将栅极电极层114和栅极介电层115用作FinFET的栅极电极层和栅极介电层。一些实施例中，栅极介电层115可包含一或多层氧化硅、氮化硅、氮氧化硅或高介电常数(high-k)的介电材料。高介电常数的介电材料包括金属氧化物。用作高介电常数的介电材料的金属氧化物的范例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu这些金属的氧化物及/或前述的混合物。一些实施例中，栅极介电层115的厚度在约1纳米到约5纳米的范围内。一些实施例中，栅极介电层115可包含二氧化硅制的界面层。一些实施例中，栅极介电层115可包括单一或多层结构。
再者，栅极电极层114可为均匀或不均匀掺杂的多晶硅。一些其他的实施例中，栅极电极层114可包含金属，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、其他功函数相容于基底材料的导电材料或前述的组合。使用合适的制程，例如ALD、CVD、PVD、电镀或前述的组合形成栅极电极层114。一些实施例中，栅极电极层114的宽度在约30纳米到约60纳米的范围内。
再者，如图8所示，侧壁绝缘层120由氧化硅、氮化硅及/或氮氧化硅制成。侧壁绝缘层120形成于栅极结构60的主要侧壁上和通道层42未被栅极结构60覆盖的主要侧壁上。在此实施例中，侧壁绝缘层120的材料为氮化硅。
为了形成侧壁绝缘层120，通过CVD和回蚀操作的实施，形成一层氮化硅于栅极结构60和通道层42的整体结构上。
图9显示沿着图8的线X1-X1切入栅极结构60下的一个通道层42的剖面图。图9到15中，栅极结构60的顶部未绘示。虽然，图8显示一个栅极结构60，而图9绘示二个栅极结构60。然而，单一鳍式结构的栅极结构数量并未限制于一或二个，数量可为三、四、五或更多。
如图10所示，蚀刻未被栅极结构60覆盖的通道层42部分以形成凹陷部130。直到暴露硅锗的氧化物层25，凹陷部130才形成。一些实施例中，通过在3到20mTorr的气压下使用包含CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2及/或He气体的等离子体蚀刻，对通道层42实施凹陷蚀刻，此凹陷蚀刻为非等向性的蚀刻。
如图11所示，部分硅锗的氧化物层25的蚀刻通过例如使用CF4及/或CH2F2气体的干式蚀刻及/或湿式蚀刻进行，此蚀刻为等向性的蚀刻。在蚀刻硅锗的氧化物层25的期间，部分硅的通道层42也被蚀刻。
如图12所示，通过例如使用CF4及/或CH2F2气体的干式蚀刻及/或湿式蚀刻，对硅锗的氧化物层25实施额外的蚀刻，使阱层44的表面暴露。
如图13所示，形成半导体外延层140于凹陷部130内的通道层42和阱层44上。半导体外延层140与通道层42的材料相同。在此实施例中，通道层42和半导体外延层140由硅制成。当基底10为(100)面的硅，阱层44的上表面也为(100)面，且形成于阱层42上的半导体外延层140的上表面也为(100)面。一些实施例中，半导体外延层140的厚度在约3纳米到约20纳米的范围内，且在其他实施例中，可在约5纳米到约10纳米的范围内。
形成半导体外延层140后，将凹陷部130的底部区域145改质，使得改质的底部区域145对碱性溶液(例如氢氧化四甲铵(tetramethylammonium，TMAH)或氢氧化钾(KOH))的蚀刻选择性较未改质的硅层增加。一些实施例中，改质的底部区域145大抵上未被碱性溶液蚀刻。举例而言，当硅层高度掺杂P型掺杂物时，P++硅层被碱性溶液蚀刻的蚀刻速率会降低。
如图14所示，对凹陷部130底部的半导体外延层140，离子注入P型杂质150。一些实施例中，此P型杂质为硼或BF2。通过硼的注入，凹陷部130的底部成为改质的底部区域145。
一些实施例中，硼注入的剂量在约1×1015离子/cm2到约1×1016离子/cm2的范围内，且其他实施例中，可在2×1015离子/cm2到约5×1016离子/cm2的范围内。值得注意的是，约1×1015离子/cm2到约1×1016离子/cm2的剂量范围对应约0.5×1020原子/cm3到约0.5×1021原子/cm3的注入层范围。一些实施例中，加速能量在约100keV到约200keV的范围内，且可为约120keV到约150keV的范围。离子注入之后，实施退火于约1000℃到约1200℃的温度范围内，以驱使杂质进入，且再结晶被注入的硅区域。通过高度注入硼于(100)面硅层内，对于TMAH的耐蚀刻性成为阱层44及/或通道层42(未改质的硅层)对于TMAH耐蚀刻性的一点到些许倍。一些实施例中，改质的底部区域145的深度在约3纳米到约20纳米的范围，且其他实施例中，可在约5纳米到约10纳米的范围内。
如图15所示，以碱性溶液(例如TMAH)对硅的半导体外延层140和通道层42实施湿式蚀刻。因为底部区域145注入硼，底部区域145并未如硅的半导体外延层140侧边区域般蚀刻得多。通过TMAH湿式蚀刻，横向蚀刻硅的半导体外延层140侧边区域和通道层42，且显露对应(111)面的表面。
若未将底部区域改质，通过TMAH的蚀刻将进行至垂直方向，并且也会蚀刻部分的阱层44。相较之下，若将底部区域改质，可能防止对阱层44不必要的垂直蚀刻，同时精确地控制对硅的半导体外延层140和通道层42的横向蚀刻。举例而言，一些实施例中，通道层42横向蚀刻停止的表面可能位于侧壁绝缘层120下，且可能位于栅极电极层114下。
在某些实施例中，通道层42可由Ge或Si(1-x)Gex制成，其中x在约0.1到约0.9的范围内，在此情况中，半导体外延层140包含Ge或Si(1-x)Gex。
如图16和17所示，在蚀刻硅的半导体外延层140和通道层42至所需的量之后，形成应力源层160于凹陷部130内。一些实施例中，应力源层160包含单层或多层，其中对于P型FET包含硅锗，对于N型FET包含SiP、SiC或SiCP。应变材料外延地形成于凹陷部内。应力源层160成为源极和漏极的一部分。图16显示在应力源层160形成后，半导体FET装置的范例示意图。
如图18所示，形成应力源层160(源极/漏极)后，形成层间介电层170于图16和17的结构上。移除多晶硅的栅极电极层114以形成栅极电极空位175。层间介电层170的绝缘材料可包含一或多层氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、掺氟硅玻璃(FSG)或低介电常数的介电材料。层间介电层170由CVD形成。
如图19所示，形成金属栅极结构180于栅极电极空位175内。金属栅极结构180包含金属栅极电极层和栅极介电层。金属栅极电极层可包含单层或多层结构。在本实施例中，金属栅极电极层包含金属，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、其他功函数相容于基底材料的导电材料或前述的组合。金属栅极电极层可使用合适的制程形成，例如ALD、CVD、PVD、电镀或前述的组合。一些实施例中，金属栅极电极层的宽度在约30纳米到约60纳米的范围内。一些实施例中，栅极介电层可包含氮化硅、氮氧化硅或高介电常数的介电材料。高介电常数的介电材料包括金属氧化物。用于高介电常数的介电材料的金属氧化物的范例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu这些金属的氧化物及/或前述的混合物。一些实施例中，栅极介电层的厚度在约1纳米到约5纳米的范围内。
可以理解的是，FinFET装置可经过更多的CMOS制程以形成各种特征部件，例如接触(contacts)/导孔(vias)、互连金属层、介电层、钝化(passivation)层等。
在此陈述的各种实施例或范例提供与现存技术相比的一些优势。在本发明的一些实施例中，通过杂质注入(例如硼)，将凹陷部底部的硅外延区域改质。通过此改质的底部区域，可防止对阱层的不必要的垂直蚀刻，同时也精确地控制对凹陷部内硅外延层和通道层的横向蚀刻。
将理解的是，在此并未讨论到所有的优势，并非所有的实施例和范例都需要特别的优势，且其他实施例或范例可能提供不同的优势。
以上概述数个实施例为特征，以便在本发明所属技术领域中具有通常知识者可以更理解本发明的观点。在发明所属技术领域中具有通常知识者应该理解他们能以本发明为基础，设计或修改其他制程和结构以达到与在此介绍的实施例相同的目的及/或优势。在发明所属技术领域中具有通常知识者也应该理解到，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (14)

1.一种半导体装置的制造方法，包括：
形成一鳍式结构，包含一阱层、一该阱层上的氧化物层和一该氧化物层上的通道层；
形成一隔离绝缘层，使得该鳍式结构的该通道层从该隔离绝缘层突出，且至少一部分或整体的该氧化物层嵌入该隔离绝缘层内；
在一部分该鳍式结构上和该隔离绝缘层上形成一栅极结构；
通过蚀刻该鳍式结构未被该栅极结构覆盖的一部分，形成一凹陷部，以移除该氧化物层和暴露出该阱层的一表面；
在该暴露的阱层上和该凹陷部内的该通道层上形成一外延层；以及
将形成在该暴露的阱层上的该外延层改质为一改质层，使得该改质层对一碱性溶液的蚀刻选择性较一未改质的外延层增加，其中通过注入一P型杂质实施该外延层的改质，该P型杂质为硼，且硼的剂量在1×1015离子/cm2到1×1016离子/cm2的范围内。
2.如权利要求1所述的半导体装置的制造方法，其中该氧化物层包含硅锗氧化物。
3.如权利要求1所述的半导体装置的制造方法，其中该阱层和该通道层由硅或硅化合物制成。
4.如权利要求1所述的半导体装置的制造方法，其中该碱性溶液为氢氧化四甲铵或氢氧化钾。
5.如权利要求4所述的半导体装置的制造方法，其中使用氢氧化四甲铵或氢氧化钾实施该外延层的蚀刻。
6.如权利要求1所述的半导体装置的制造方法，还包括：
蚀刻该通道层上的该外延层和该通道层；以及
在该改质层和该蚀刻的通道层上形成一应力源层。
7.一种半导体装置的制造方法，包括：
在一基底上形成一鳍式结构，该鳍式结构包含一阱层、该阱层上的一氧化物层和该氧化物层上的一通道层；
形成一隔离绝缘层，使得该鳍式结构的该通道层从该隔离绝缘层突出，且至少一部分或整体的该氧化物层嵌入该隔离绝缘层内；
在一部分该鳍式结构上和该隔离绝缘层上形成一第一栅极结构和一第二栅极结构；
通过蚀刻该鳍式结构在该第一栅极结构和该第二栅极结构之间的一部分，形成一凹陷部，以移除该氧化物层和暴露出该阱层在该第一栅极结构和该第二栅极结构之间的一表面；
在该暴露的阱层上和该凹陷部内的该通道层上形成一外延层；以及
将形成在该暴露的阱层上的该外延层改质为一改质层，使得该改质层对一碱性溶液的蚀刻选择性较一未改质的外延层增加，其中通过硼的注入实施该外延层的改质，且硼的剂量在1×1015离子/cm2到1×1016离子/cm2的范围内。
8.如权利要求7所述的半导体装置的制造方法，其中：
该氧化物层包含硅锗氧化物；以及
该阱层和该通道层由硅或硅化合物制成。
9.如权利要求7所述的半导体装置的制造方法，其中在该基底的(100)面上形成该鳍式结构。
10.如权利要求7所述的半导体装置的制造方法，其中：
该碱性溶液为氢氧化四甲铵或氢氧化钾；以及
使用氢氧化四甲铵或氢氧化钾实施该外延层的蚀刻。
11.如权利要求7所述的半导体装置的制造方法，还包括：
蚀刻该通道层上的该外延层和该通道层；以及
在该改质层和该蚀刻的通道层上形成一应力源层。
12.一种半导体装置，包括：
一鳍式场效晶体管装置，包含：
一鳍式结构，沿着一第一方向延伸，且从一隔离绝缘层突出，该鳍式结构和该隔离绝缘层设置于一基底上，该鳍式结构包含一阱层、该阱层上的一氧化物层和该氧化物层上的一通道层；
一栅极堆叠，包含一栅极电极层和一栅极介电层，覆盖一部分该鳍式结构，且沿着垂直于该第一方向的一第二方向延伸；
一源极和一漏极，各自包含在该鳍式结构内形成的一凹陷部内和上的一应力源层，该应力源层施加一应力于该栅极堆叠下的该鳍式结构的一通道层；以及
一改质层，在该阱层和该应力源层之间，其中该改质层对一碱性溶液的蚀刻选择性较该阱层和该通道层的至少一者高，且该改质层为掺杂硼的量从0.5×1020原子/cm3到0.5×1021原子/cm3的硅。
13.如权利要求12所述的半导体装置，其中该碱性溶液为氢氧化四甲铵或氢氧化钾。
14.如权利要求12所述的半导体装置，其中该鳍式结构设置在该基底的(100)面上。
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