CN106165084B - 单片集成级联开关 - Google Patents

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Abstract

所公开的发明涉及先进的高压开关，其与常规栅极驱动器相比具有改善的性能特性、提高的可靠性和较好的兼容性。本文中所公开的发明实现了经由级联(巴利加对(Baliga‑pair))结构中的低压Si MOSFET来控制的、包括高压常通SiC VJFET的混合开关。SiC VJFET和Si MOSFET以晶片级单片地集成在一起，其中，Si MOSFET在Si层上制造，所述Si层与在SiC VJFET之上的电介质层直接相邻。还提供了制造和操作这些开关的方法。

Description

单片集成级联开关
相关申请的交叉引用
本申请要求2014年1月13日提交的美国临时申请61/926,455以及2014年8月4日提交的美国专利申请14/450,660的优先权的权益，二者的题目均为“MonolithicallyIntegrated Cascode Switches”，其全部内容通过引用合并到本文中，以用于所有目的。
技术领域
本发明涉及由碳化硅(SiC)高压垂直结型场效应晶体管(VJFET)构成的功率半导体晶体管和功率IC及其制造方法的领域。
背景技术
高压常通SiC VJFET由于SiC固有材料的优点提供了比硅晶体管更高的效率。与SiC金属氧化物半导体场效应晶体管(MOSFET)相比，SiC VJFET也由于没有SiC金属氧化物半导体(MOS)界面而更可靠，SiC MOS界面与Si MOS界面相比具有低劣得多的质量，并且已知的是SiC MOS界面会导致问题，如阈值电压偏移。图1A描绘了常断操作模式是优选的应用，其中，高压常通SiC JFET 104可以在级联(cascode)配置中与低压常断硅(Si)MOSFET105连接，从而形成了常断的级联开关112。
图1A示出了这样的现有技术的级联开关112的示意图。高压SiC JFET 104的源极108被连接至低压Si MOSFET 105的漏极105。此外，高压SiC JFET 104的栅极106被连接至低压Si MOSFET 105的源极111。SiC JFET 104的漏极107成为级联开关112的漏极102，并且Si MOSFET105的源极111成为级联开关112的源极103。在导通状态下，偏置电压需要被施加到级联开关的栅极101，以接通Si MOSFET 105，以便接通整个级联开关112。在关断状态下，在保持级联开关112的源极103和栅极101短路的情况下，当向级联开关112的漏极102施加增加的电压时，SiC JFET 104的源极108的电压开始升高，直到达到SiC JFET 104的阈值电压为止，在SiC JFET 104的阈值电压的点处SiC JFET 104的栅极106与源极108之间的电压差使JFET 104关断。因此，低压Si MOSFET 105仅支持SiC JFET 104的阈值电压，而施加至级联开关112的漏极102与源极103之间的电压的剩余部分由高压SiC JFET 104支持。
现有技术的上述级联开关将高压常通开关与低压常断开关以封装级集成在一起。图1B示出了其中使用管芯堆叠来组装级联开关113的现有技术的示例。由Si芯片120、漏电极119、源电极121和栅电极122构成的低压Si MOSFET管芯直接位于由SiC芯片116、漏电极115、源电极118和栅电极117构成的SiC JFET管芯之上。SiC JFET的源极118与Si MOSFET的漏极119通过两个管芯的直接接触而连接。而SiC JFET的栅电极117使用外部连接113被连接至Si MOSFET的源电极121。堆叠的管芯位于其上的导电引线框架114用作级联开关113的漏极。Si MOSFET的栅极122用作级联开关113的栅极，并且Si MOSFET的源极121用作源极。以封装级组装的级联开关需要复杂的组装程序，这增加了制造成本并降低了可靠性。其还引入了不期望的高寄生电感、电容和电阻，这在开关瞬态期间可以导致缓慢切换、降低效率和振铃。
本文中描述的本发明将SiC JFET与Si MOSFET集成为晶片级的单片集成级联开关。本发明与现有技术的管芯堆叠相比简化了组装并同时降低了寄生组件。此外，Si-IC智能特征可以单片地内置于级联结构中，以添加例如开关速度控制、短路关断、动态过电流限制的功能。对于SiC VJFET的栅极驱动器还可以使用集成Si单片地建立。
发明内容
本文所公开的发明涉及先进的高压开关，其与常规的栅极驱动器相比具有改善的性能特性、提高的可靠性和较好的兼容性。本文所公开的本发明实现了经由级联(巴利加对(Baliga pair))结构中的低压Si MOSFET控制的、包括高压常通SiC VJFET的混合开关。SiCVJFET和Si MOSFET以晶片级单片地集成在一起，其中，Si MOSFET在Si层上制造，所述Si层与在SiC VJFET之上的电介质层直接相邻。
因此，本文中公开了一种集成级联器件，包括：结栅场效应晶体管(JFET)，所述JFET包括：沿第一平面延伸的JFET漏极接触部，第一平面沿第一方向延伸；沿第一平面延伸的JFET栅极接触部，JFET栅极沿第二方向设置在JFET漏极接触部上方，第二方向垂直于第一方向；沿第二方向设置在JFET漏极接触部上方的JFET源极接触部，JFET源极沿第一平面延伸；金属氧化物半导体(MOS)，所述MOS包括：沿第一平面延伸的MOS漏极接触部，MOS漏极接触部沿第二方向设置在JFET源极接触部上方；以及沿第一平面延伸的MOS源极接触部，MOS源极接触部沿第二方向设置在MOS漏极接触部上方；以及第一导电通路，整个导电通路具有沿第二方向延伸的第一公共中心线，导电通路将JFET源极接触部电连接至MOS漏极接触部。作为参考的框架，术语“第一方向”可以设想为在纸张(或显示器)的平面中是水平的，术语“第二方向”可以设想为在纸张(或显示器)的平面中是垂直向上的，而术语“第一平面”指的是纸张(或显示器)的平面。
在第一实施方式中，SiC VJFET的栅极接触部位于每个单元内的沟槽的底部，导电通路将单元内部的SiC VJFET的源极接触部与Si MOSFET的漏极接触部短路。单独的导电通路在单元的外部将SiC VJFET的栅极接触部与Si MOSFET的源极接触部短路，以完成级联开关。
在第二实施方式中，SiC VJFET的栅极接触部位于与每个单元内的SiC VJFET的源极接触部相同的水平处。导电通路将单元内部的SiC VJFET的源极接触部与Si MOSFET的漏极接触部短路。第二导电通路将单元内部的SiC VJFET的栅极接触部与Si MOSFET的源极接触部短路，以完成级联开关。
在本文中还公开了一种制造集成级联器件的方法，所述方法包括：形成结栅场效应晶体管(JFET)，所述JFET包括均沿第一平面延伸的JFET漏极接触部、JFET栅极接触部和JFET源极接触部，第一平面沿第一方向延伸；形成金属氧化物半导体场效应晶体管(MOSFET)，所述MOSFET包括均沿第一平面延伸的漏极接触部和源极接触部；通过将JFET固定至MOS来形成单片JFET和MOS器件以使得：JFET栅极接触部沿第二方向设置在JFET漏极接触部上方，第二方向垂直于第一方向；JFET源极接触部沿第二方向设置在JFET漏极接触部上方，JFET源极沿第一平面延伸；MOS漏极接触部沿第一平面延伸，MOS漏极接触部沿第二方向设置在JFET源极接触部上方；并且MOS源极接触部沿第一平面延伸，MOS源极接触部设置在MOS漏极接触部上方；在单片器件中形成第一导电通路，其中，整个导电通路具有沿第二方向延伸的第一公共中心线，导电通路将JFET源极接触部电连接至MOS漏极接触部。
制造级联开关的方法的一个实施方式包括：使用氧化物-氧化物结合将Si晶片接合到SiC VJFET晶片上，之后进行智能剥离以形成SOI结构。在所述接合之后然后使用低于800℃的工艺来制造Si MOSFET。在制造Si MOSFET之后，将SiC VJFET晶片的基底研磨至其最终厚度，然后在SiC VJFET晶片的基底上利用激光退火技术形成欧姆接触。
制造级联开关的方法的另一实施方式包括：首先在SiC VJFET晶片之上的电介质层上沉积多晶硅，之后通过激光退火对多晶硅进行重结晶。然后在重结晶的多晶硅层上利用低于800℃的工艺来制造Si MOSFET。在制造Si MOSFET之后，将SiC VJFET晶片的基底研磨至其最终厚度，然后在SiC VJFET晶片的基底上利用激光退火技术形成欧姆接触。
一般描述和下面的详细描述仅是示例性和说明性的，而并非限制如所附权利要求所限定的本发明。根据本文所提供的本发明的详细描述，本发明的其他方面对于本领域的技术人员将是明显的。
附图说明
发明内容以及下面的详细描述在结合附图一起阅读时被进一步理解。出于说明本发明的目的，在附图中示出了本发明的示例性实施方式；然而，本发明并不限于所公开的具体方法、组合和装置。另外，附图不一定按比例绘制。在附图中：
图1A示出了由高压常通开关与低压常断开关串联地连接构成的现有技术的级联开关的电路示意图。
图1B示出了使用管芯堆叠方法以封装级组装的现有技术的级联开关的示例。
图2A示出了单片集成级联开关的第一实施方式的示意性截面图，其中，栅极接触部位于在高压常通SiC VJFET的每个单元内的源极接触部的下方。
图2B示出了单片集成级联开关的第二实施方式的示意性截面图，其中，栅极接触部与在高压常通SiC VJFET的每个单元内的源极接触部位于同一平面内。
图3A示出了要被用于制造单片集成级联开关的第一实施方式的部分地制造的SiCVJFET的示意性截面图。
图3B示出了要被用于制造单片集成级联开关的第二实施方式的部分地制造的SiCVJFET的示意性截面图。
图3C示出了要被用于使用第一方法制造单片集成级联开关的第一实施方式或第二实施方式的Si晶片的示意性截面图。
图4A示出了使用第一方法将Si晶片与SiC VJFET晶片进行接合的过程的示意性截面图，其中，所述晶片用于制造第一实施方式。
图4B示出了使用第一方法将Si晶片与SiC VJFET晶片进行接合的过程的示意性截面图，其中，所述晶片用于制造第二实施方式。
图5A示出了其中使用第二方法使多晶硅沉积在用于制造第一实施方式的电介质层之上的SiC VJFET晶片的示意性截面图。
图5B示出了其中使用第二方法使多晶硅沉积在用于制造第二实施方式的电介质层之上的SiC VJFET晶片的示意性截面图。
图5C示出了其中使用第二方法在用于制造第一实施方式的电介质层之上重结晶硅的SiC VJFET晶片的示意性截面图。
图5D示出了其中使用第二方法在用于制造第一实施方式的电介质层之上重结晶硅的SiC VJFET晶片的示意性截面图。
图6A示出了在制造Si MOSFET之后的第一实施方式的集成级联开关的示意截面图。
图6B示出了在制造Si MOSFET之后的第二实施方式的集成级联开关的示意截面图。
具体实施方式
本发明可以通过参考结合附图和示例的下面的详细描述而被更容易地理解，附图和示例构成本公开内容的一部分。应当理解，本发明不限于本文中所描述和/或示出的特定的装置、方法、应用、条件或参数，并且本文中所使用的术语是仅为了通过示例的方式描述具体实施方式的目的，而不旨在限制所要求保护的本发明。此外，除非上下文另外地清楚地规定，否则如在包括所附权利要求的说明书中所使用的，单数形式“一个”、“一种”和“该”包括复数，并且对特定数值的参考包括至少所述特定值。如本文所使用的术语“多个”是指一个以上。当表示数值范围时，另一实施方式包括从一个特定值和/或到另一特定值。类似地，当数值通过使用先行词“约”表示为近似值时，将理解的是，该特定值形成另一实施方式。所有范围都是包括性的并且可组合的。
应该理解，为清楚起见，本文中在分开的实施方式的上下文中描述的本发明的某些特征也可以在单个实施方式中组合地提供。反之，为简化起见，在单个实施方式的上下文中描述的本发明的各种特征也可以单独地提供或以任何子组合的形式提供。另外，对范围中所陈述的数值的参考包括在该范围内的每一个值。
贯穿本说明书，偶尔引用到一个或更多个层或元件在另一层或元件“之上”。应该理解的是，这样的引用可以是彼此相对的，而不应采用绝对的字面上的意思。例如，如果所公开的装置被描述为具有在第二层之上的一层，则应该显而易见的是，这样的装置可以围绕转动或上下颠倒，而不改变所述层的含义或功能性性质。通常情况下，短语“之上”在这方面也可以指“直接相邻”。
一般地，合适的集成级联器件包括结栅场效应晶体管(JFET)、金属氧化物半导体(MOS)和第一导电通路，整个导电通路具有沿第二方向延伸的第一公共中心线，所述导电通路将JFET源极接触部电连接至MOS漏极接触部。
在集成级联器件中所使用的合适的JFET通常包括：沿第一平面延伸的JFET漏极接触部，所述第一平面沿第一方向；以及沿第一平面延伸的JFET的栅极接触部。JFET栅极通常沿第二方向设置在JFET漏极接触部上方，第二方向垂直于第一方向。JFET源极接触部沿第二方向被适当地设置在JFET漏极接触部上方，所述JFET源极沿第一平面延伸。
合适的金属氧化物半导体(MOS)包括：沿第一平面延伸的MOS漏极接触部，所述MOS漏极接触部沿第二方向设置在JFET源极接触部上方；以及沿第一平面延伸的MOS源极接触部，所述MOS源极接触部沿第二方向设置在MOS源极接触部上方。如前面提到的，整个导电通路具有沿第二方向延伸的第一公共中心线，所述导电通路将JFET源极接触部电连接至MOS漏极接触部。
在另外的实施方式中，集成级联器件还可以包括第二导电通路，整个第二导电通路具有沿第二方向延伸的第二公共中心线，所述导电通路将JFET栅极接触部电连接至MOS源极接触部。此外，第一导电通路和第二导电通路可以位于公共JFET单元中。可替代地，第一导电通路可以位于第一JFET单元中，并且所述第一JFET单元不含另一导电通路。
也可以存在其他变型。例如，JFET栅极接触部和JFET源极接触部可以沿第一方向位于JFET漏极接触部上方的相同距离处。此外，JFET栅极接触部可以沿第二方向位于JFET源极接触部与JFET漏极接触部之间。根据本文所提供的公开内容，这些和其他变型对于本领域技术人员将是明显的。
还提供了制造集成级联器件的合适的方法。这些方法包括以下基本步骤：形成结栅场效应晶体管(JFET)；形成金属氧化物半导体场效应晶体管(MOSFET)；通过将JFET固定至MOS来形成单片JFET和MOS器件；并且在单片器件中形成第一导电通路，其中，整个导电通路具有沿第二方向延伸的第一公共中心线，所述导电通路将JFET源极接触部电连接至MOS漏极接触部。
在形成结栅场效应晶体管(JFET)的步骤期间，JFET通常包括均沿第一平面延伸的JFET漏极接触部、JFET栅极接触部和JFET源极接触部，所述第一平面沿着第一方向延伸。
在形成金属氧化物半导体场效应晶体管(MOSFET)的步骤期间，MOSFET通常包括均沿第一平面延伸的漏极接触部和源极接触部。
在通过将JFET固定至MOS来形成单片JFET和MOS器件的步骤期间，JFET栅极接触部沿第二方向被适当地设置在JFET漏极接触部上方，第二方向垂直于第一方向。此外，JFET源极接触部沿第二方向被适当地设置在JFET漏极接触部上方，所述JFET源极沿第一平面延伸。另外，MOS漏极接触部通常沿第一平面延伸，MOS漏极接触部沿第二方向被设置在JFET源极接触部上方。最后MOS源极接触部通常沿第一平面延伸，MOS源极接触部被设置在MOS漏极接触部上方。
当在单片器件中形成第一导电通路时，整个导电通路具有沿第二方向延伸的第一公共中心线，使得所述导电通路将JFET源极接触部电连接至MOS漏极接触部。
制造集成级联器件的合适的方法还可以包括多个工艺变型。例如，JFET还可以包括沿第一平面延伸的第一氧化物层，其中，MOS还包括沿第一平面延伸的第二氧化物层，并且其中，将JFET固定至MOS包括将第一氧化物层接合至第二氧化物层。在其他实施方式中，合适的JFET还可以包括沿第一平面延伸的第一氧化物层，其中，在形成单片JFET和MOS器件的步骤之前，在第一氧化物层上沉积多晶硅膜，并且其中，将JFET固定至MOS包括通过激光进行熔化并且然后使多晶硅重结晶。
制造集成级联器件的合适的方法还可以包括：形成第二导电通路，其中，整个第二导电通路具有沿第二方向延伸的第二公共中心线，所述导电通路将JFET栅极接触部电连接至MOS源极接触部。可替代地，第一导电通路和第二导电通路可以形成在公共JFET单元中，或者，第一导电通路可以位于第一JFET单元中，并且所述第一JFET单元不含另一导电通路。
制造集成级联器件的合适的方法还可以包括JFET栅极接触部和JFET源极接触部，其沿第二方向位于JFET漏极接触部上方相同距离处。可替代地，JFET栅极接触部可以沿第二方向位于JFET源极接触部与JFET漏极接触部之间。
图2A示出了单片集成级联开关的第一实施方式的示意性截面图，其中，栅极接触部216位于在高压常通SiC VJFET的每个单元内的源极接触部211的下方。SiC VJFET由背面金属219构成，背面金属219作为漏极接触部与重掺杂的n型基底218接触。N型SiC位于所述基底之上作为VJFET的漂移217和沟道213。VJFET单元由沟槽构成。沟槽的底部和侧壁被掺杂成p型作为栅极区215。VJFET栅极接触部216在每个单元中位于沟槽的底部，并且与栅极区215接触。源极区212是n型重掺杂。VJFET源极接触部211位于源极区212之上。沟槽填充有电介质214，如SiO2。硅MOSFET位于电介质214的平面表面之上。Si MOSFET的漏极区220是n型重掺杂，并且通过钨通路210连接至VJFET的源极接触部211。Si MOSFET的漂移区207被掺杂为n型。Si MOSFET的本体区208被掺杂为p型。源极区209为n型重掺杂。Si MOSFET的多晶硅栅极205位于MOS沟道206上方。Si MOSFET的源极接触部201位于层间电介质203之上，并且通过钨通路202与源极区209接触。单独深的通路将JFET的栅极接触部216与Si MOSFET的源极接触部211在单元之外的位置中短路，这在图2A中没有示出。在实际的布局中，SiMOSFET的多晶硅栅极205与SiC VJFET的栅极接触部216正交行进，使得不同单元间距可以用于Si MOSFET和SiC VJFET。
图2B示出了单片集成级联开关的第二实施方式的示意性截面图，其中，栅极接触部216与在高压常通SiC VJFET的每个单元内的源极接触部211位于同一平面内。与第一实施方式中的SiC VJFET类似，第二实施方式中的SiC VJFET也由背面金属219、重掺杂的n型基底218、n-型SiC漂移区217和沟道区213、重掺杂的n型源极区212和源极接触部211构成。然而，在VJFET单元中没有沟槽，并且整个栅极区215为p型的SiC。因此，栅极接触部216与VJFET单元内部的源极接触部211在同一平面内。平面电介质214位于SiC VJFET之上，并且Si MOSFET位于电介质214之上。与第一实施方式类似，Si MOSFET的漏极区220为n型重掺杂，并且通过钨通路210连接至VJFET的源极接触部211。Si MOSFET的漂移区207被掺杂为n型。Si MOSFET的本体区208被掺杂为p型。源极区209为n型重掺杂。Si MOSFET的栅电极205位于栅极氧化物206之上。Si MOSFET的源极接触部201位于层间电介质203之上。钨通路221将Si MOSFET源极接触201和源极区209与该单元内的SiC VJFET的栅极接触部216连接。在该实施方式中，不需要在该单元之外的单独的通路以将MOSFET的源极与VJFET的栅极短路。在实际的布局中，Si MOSFET的多晶硅栅极205与SiC VJFET的栅极接触部216正交行进，使得不同单元间距可以用于Si MOSFET和SiC VJFET。
图3A示出了要被用于制造单片集成级联开关的第一实施方式的在其顶表面上制造Si MOSFET之前部分地制造的SiC VJFET的示意性截面图。重掺杂的n型基底218尚未减薄至最终厚度以更容易进行晶片处理。沟槽被填充有使用例如高密度等离子体(HDP)化学气相沉积(CVD)的方法而沉积的电介质304例如SiO2。电介质304的表面使用例如化学机械抛光的方法进行平面化，使得可以使用第一方法或第二方法在其上制造Si MOSFET。在第一种方法的情况下，SiO2层304还通过用于氧化物-氧化物结合的等离子体处理来活化。
图3B示出了要被用于制造单片集成级联开关的第二实施方式的在其顶部上制造Si MOSFET之前部分地制造的SiC VJFET的示意性截面图。重掺杂的n型基底218尚未减薄至最终厚度以更容易进行晶片处理。电介质304的表面使用例如化学机械抛光的方法进行平面化，使得可以使用第一方法或第二方法在其上制造Si MOSFET。在第一方法的情况下，SiO2层304还通过用于氧化物-氧化物结合的等离子体处理来活化。
图3C示出了要被用于使用第一方法(即晶片接合方法)制造单片集成级联开关的第一实施方式或第二实施方式的n型Si晶片302的示意性截面图。通过以期望深度来注入质子层303来制备硅晶片302用于智能剥离。在硅晶片302之上生长1000A的SiO2层301用于稍后与SiC VJFET晶片的氧化物-氧化物结合。
图4A和图4B示出使用第一方法将Si晶片302与SiC VJFET晶片进行接合的过程的示意性截面图，其中，所述晶片分别用于制造第一实施方式和第二实施方式。硅晶片302被倒装接合至SiC晶片，接着使用已知为智能剥离的技术来去除大部分硅晶片307。保留在SiO2层301之上的Si层302将用于在晶片接合工艺之后制造Si MOSFET。氧化物-氧化物接合通常利用等离子体活化在400℃下实现，但在该步骤中还可以使用最高达800℃至900℃的温度。在氧化物-氧化物接合之后，Si硅晶片上的氧化物层301和SiC晶片上的氧化物层304合并成一个层，并且在图2A和图2B中被表示为单个SiO2层214。
图5A和图5B示出了其中使用第二方法使多晶硅层305沉积在分别用于制造第一实施方式和第二实施方式的电介质层304之上的SiC VJFET晶片的示意性截面图。在沉积之后，多晶硅305通过利用纳秒脉冲激光加热而被熔化并重结晶。因此，多晶硅中的晶粒被放大并且流动性提高。图5C和图5D示出了其中重结晶硅306位于电介质层304之上的SiCVJFET晶片的示意性截面图。在SiC晶片上的氧化物层304与图2A和图2B中的SiO2层214相同。重结晶Si层306将用于在下面的步骤中制造Si MOSFET。
第一方法和第二方法两者均得到了绝缘体上硅(SOI)，随后在绝缘体上硅(SOI)上制造Si MOSFET。已知在SOI结构上建立的Si MOSFET具有优于在块体Si上建立的Si MOSFET的多个优点。这样的优点之一是减小了关断状态的泄漏电流，从而提高了在较高温度下操作的能力。这个特征增强了级联开关的总体高温操作能力，所述总体高温处理能力由于Si与SiC相比因其较小的带隙而只能在较低温度下操作的事实而受到Si MOSFET的限制。
图6A和6B示出了在使用第一方法或第二方法制造硅MOSFET之后的分别为第一实施方式和第二实施方式的集成级联开关的示意截面图。使用第一方法(即晶片结合)或第二方法(即使多晶硅重结晶)来在已经形成于电介质层214之上的Si层上制造Si MOSFET。SiMOSFET的制造步骤包括用于形成p型本体区208、以及重掺杂n型源极区209和漏极区220的注入和扩散过程。然后对Si表面进行氧化，随后形成多晶硅栅极。随后形成钨通路210，以将VJFET的源极211与Si MOSFET的漏极220连接。然后沉积层间电介质203。接下来，在第一实施方式中，如图6A所示，形成钨通路210以将Si MOSFET的源极区209与源极接触部201连接。在第一实施方式的情况下，在单元外部形成单独的深的通路，以将Si MOSFET的源极与SiCVJFET的栅极短路。在第二实施方式中，如图6B所示，钨通路221穿过Si MOSFET延伸在SiCVJFET的栅极接触部216上停止，使Si MOSFET的源极覆盖金属201与Si MOSFET的源极区209和SiC VJFET的栅极接触部216短路。通过在层间电介质203之上形成源极覆盖金属201来完成Si MOSFET的制造过程。用于制造Si MOSFET(包括栅极氧化)的工艺温度需要低于800℃至900℃，因此，不应该改变或使SiC VJFET劣化。在完成Si MOSFET的制造工艺之后，SiC基底218被研磨至其最终厚度。基底218的减薄降低了来自基底218的电阻和热阻二者。在研磨之后，如图2A和图2B所示，可以使用已经被广泛地用于制造SiC晶片的背面接触部的激光工艺来形成背面漏极接触部219。然后，形成了单片集成级联开关。
当在本文中范围用于物理性质(如分子量)或化学性质(如化学式)时，意在包括对于本文中的具体实施方式的所述范围的所有组合和子组合。
在本文件中所引用或描述的每个专利、专利申请和出版物通过引用其全部内容并入本文中。
本领域的技术人员将理解的是，可以对本发明的优选实施方式进行许多变化和修改，并且可以在不脱离本发明的精神的情况下做出这样的变化和修改。因此，意在所附权利要求覆盖落在本发明的精神和范围内的所有这样的等同变化。

Claims (15)

1.一种混合开关，包括：
结栅场效应晶体管JFET，所述JFET包括：
JFET漏极接触部，其沿第一平面延伸，所述第一平面沿第一方向延伸；
JFET栅极接触部，其沿所述第一平面延伸，所述JFET栅极沿第二方向设置在所述JFET漏极接触部上方，所述第二方向垂直于所述第一方向；
JFET源极接触部，其沿所述第二方向被设置在所述JFET漏极接触部上方，所述JFET源极沿所述第一平面延伸；
金属氧化物半导体MOS，所述MOS包括：
MOS漏极接触部，其沿所述第一平面延伸，所述MOS漏极接触部沿所述第二方向被设置在所述JFET源极接触部上方；以及
MOS源极接触部，其沿所述第一平面延伸，所述MOS源极接触部沿所述第二方向被设置在所述MOS漏极接触部上方；
氧化物层，其跨集成的混合器件的宽度、以所述第一方向沿所述第一平面延伸，所述氧化物层以所述第二方向在所述JFET源极和栅极接触部上方并且在所述MOS源极和漏极接触部下方；以及
第一导电通路，其沿所述第二方向延伸穿过所述氧化物层，整个所述导电通路具有沿所述第二方向延伸的第一公共中心线，所述导电通路将所述JFET源极接触部电连接至所述MOS漏极接触部。
2.根据权利要求1所述的混合开关，进一步包括第二导电通路，整个所述第二导电通路具有沿所述第二方向延伸的第二公共中心线，所述导电通路将所述JFET栅极接触部电连接至所述MOS源极接触部。
3.根据权利要求2所述的混合开关，其中，所述第一导电通路和所述第二导电通路位于公共JFET单元中。
4.根据权利要求2所述的混合开关，其中，所述第一导电通路位于第一JFET单元中，并且所述第一JFET单元不含另一导通电路。
5.根据权利要求1至4中任一项所述的混合开关，其中，所述JFET栅极接触部和所述JFET源极接触部沿所述第一方向位于所述JFET漏极接触部上方相同距离处。
6.根据权利要求1至4中任一项所述的混合开关，其中，所述JFET栅极接触部沿所述第二方向位于所述JFET源极接触部与所述JFET漏极接触部之间。
7.根据权利要求1至4中任一项所述的混合开关，其中，所述第一导电通路包括钨。
8.一种制造混合开关的方法，所述方法包括：
形成结栅场效应晶体管JFET，所述JFET包括均沿第一平面延伸的JFET漏极接触部、JFET栅极接触部和JFET源极接触部，所述第一平面沿第一方向延伸，其中，所述JFET还包括沿所述第一平面延伸的第一氧化物层；
形成金属氧化物半导体场效应晶体管MOSFET，所述MOSFET包括均沿所述第一平面延伸的漏极接触部和源极接触部，所述MOSFET还包括沿所述第一平面延伸的第二氧化物层；
通过将所述JFET固定至MOS来形成单片JFET和MOS器件，以使得：
所述JFET栅极接触部沿第二方向设置在所述JFET漏极接触部上方，所述第二方向垂直于所述第一方向；
所述JFET源极接触部沿所述第二方向设置在所述JFET漏极接触部上方，所述JFET源极沿所述第一平面延伸；
所述MOS漏极接触部沿所述第一平面延伸，所述MOS漏极接触部沿所述第二方向被设置在所述JFET源极接触部上方；以及
所述MOS源极接触部沿所述第一平面延伸，所述MOS源极接触部被设置在所述MOS漏极接触部上方；以及
在单片器件中形成第一导电通路，其中，整个所述导电通路具有沿所述第二方向延伸的第一公共中心线，所述导电通路将所述JFET源极接触部电连接至所述MOS漏极接触部，以及
将所述JFET固定至所述MOS包括：将所述第一氧化物层接合至所述第二氧化物层。
9.根据权利要求8所述的方法，
其中，在形成单片JFET和MOS器件的步骤之前，在所述第一氧化物层上沉积多晶硅膜，并且
其中，将所述JFET固定至所述MOS包括：通过激光来使多晶硅熔化并且然后重结晶。
10.根据权利要求8所述的方法，进一步包括：
形成第二导电通路，其中，整个所述第二导电通路具有沿所述第二方向延伸的第二公共中心线，所述导电通路将所述JFET栅极接触部电连接至所述MOS源极接触部。
11.根据权利要求10所述的方法，其中，所述第一导电通路和所述第二导电通路形成于公共JFET单元中。
12.根据权利要求10所述的方法，其中，所述第一导电通路位于第一JFET单元中，并且所述第一JFET单元不含另一导通电路。
13.根据权利要求8至12中任一项所述的方法，其中，所述JFET栅极接触部和所述JFET源极接触部沿所述第二方向位于所述JFET漏极接触部上方相同距离处。
14.根据权利要求8至12中任一项所述的方法，其中，所述JFET栅极接触部沿所述第二方向位于所述JFET源极接触部与所述JFET漏极接触部之间。
15.根据权利要求8至12中任一项所述的方法，其中，所述第一导电通路包括钨。
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