CN106158039B - 非易失性存储器中的动态读取低谷搜索 - Google Patents

Abstract

公开了针对存储器单元确定动态读取电平。可以以参考电平对来读取存储器单元组。在以不同的参考电平读取组时对以参考电平对读取该组的结果进行比较。通过在以不同的参考电平读取组时对以参考电平对读取该组的结果进行比较，节省了时间。注意，可以针对其他参考电平对重复读取和比较。存储装置可以基于对不同参考电平对的结果的比较来确定经调节的读取电平。可以以参考电平的集合来读取存储器单元。一方面，在读取之间，字线上的电压不降低至接地，这节省了相当多的时间。

Description

非易失性存储器中的动态读取低谷搜索

优先权要求

本申请要求2015年5月13日提交的题为“EARLY READ TERMINATION/SKIP READFOR DYNAMIC READ VALLEY SEARCH IN NON-VOLATILE MEMORY”的美国临时专利申请第62/160,751号的优先权，其全部内容通过引用并入本文中。

技术领域

本公开半导体存储器领域，尤其涉及非易失性存储器中的动态读取低谷搜索。

背景技术

半导体存储器在各种电子设备如蜂窝电话、数字摄像装置、个人数字助理、医疗电子设备、移动计算设备以及非移动计算设备中被广泛使用。半导体存储器可以包括非易失性存储器或易失性存储器。即使在非易失性存储器未连接至电源(例如，电池)时非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪速存储器(例如，NAND型和NOR型闪速存储器)以及电可擦除可编程只读存储器(EEPROM)。

一些非易失性存储元件具有用于存储信息的电荷存储区。一个示例为存储表示数据状态的电荷的电介质电荷俘获材料。另一示例是存储表示数据状态的电荷的导电浮栅。电荷的量会影响非易失性存储元件的阈值电压，其中每个非易失性存储元件可以存储一位或更多位。例如，每个数据状态可以由阈值电压的独特范围来表示。在一种技术中，在每个阈值电压范围之间存在间隙。

在一个可能的处理中，将非易失性存储元件编程至与其目标数据状态对应的目标阈值电压。在编程期间，测试阈值电压以验证该阈值电压在期望范围以内(或者至少高于验证目标阈值电压)。然而，一些非易失性存储元件可以具有在其预期的阈值电压范围以外的阈值电压。这可能发生在紧接编程之后，或者非易失性存储元件的阈值电压可以随时间漂移。

每个数据状态具有与其相关联的读取电平。读取电平通常在相邻的阈值电压范围之间。然而，由于阈值电压漂移，理想的读取电平可能需要随时间改变。有时将这称为确定动态读取电平。

发明内容

根据本公开，提供一种非易失性存储装置，包括：多个非易失性存储元件；与所述多个非易失性存储元件通信的读取调节电路装置，其中，所述读取调节电路装置包括：读取电路，其被配置成以参考电平的集合来读取所述多个非易失性存储元件的组；比较电路，其被配置成：在所述读取电路以所述集合中除参考电平对中的参考电平以外的参考电平来读取非易失性存储元件组时，对以所述对中的一个参考电平读取所述组的结果与以所述对中的另一参考电平读取所述组的结果进行比较；以及确定电路，其被配置成：基于对以所述参考电平对中的一个参考电平读取所述组的结果与以所述参考电平对中的另一参考电平读取所述组的结果的比较，确定经调节的读取电平。

根据本公开，提供一种方法，包括：以参考电平的有序集合中的参考电平来感测非易失性存储元件组，包括以逐步更高的参考电平来感测或者以逐步更低的参考电平来感测；存储以参考电平的所述有序集合感测所述组的结果；针对所述有序集合中的一对或更多对相邻参考电平，确定所述组中的非易失性存储元件是否具有在所述相邻参考电平的对之间的阈值电压，同时针对以所述集合中除所述对中的参考电平以外的另一参考电平进行感测建立条件；确定所述组中具有在每个对中的两个参考电平之间的阈值电压的非易失性存储元件的计数；以及基于所述计数确定动态读取电平。

附图说明

在不同附图中，具有相同附图标记的元件指代公共部件。

图1是3D堆叠式非易失性存储器装置的透视图；

图2是诸如图1的3D堆叠式非易失性存储器装置的存储器装置的功能框图；

图3是单独的感测块的框图；

图4A是具有两个平面的存储器结构的框图；

图4B描绘了存储器单元的块的一部分的俯视图；

图4C描绘了存储器单元的块的一部分的横截面图；

图4D描绘了选择栅层和字线层的视图；

图4E是存储器单元的竖直列的横截面图；

图5A示出了当每个存储器单元存储三位数据时存储器单元阵列的、与数据状态对应的示例V_T分布；

图5B示出了V_T分布可以部分地交叠；

图6示出了图5B中的数据状态中的两个数据状态的阈值电压分布；

图7A描绘了读取调节电路装置的一种实施方式的框图；

图7B是确定动态读取电平的处理的一种实施方式的流程图；

图7C描绘了在图7B的处理中可以使用的参考电平的集合的一个示例；

图7D示出了在图7B的处理的步骤702期间可以对存储器单元的控制栅施加的示例字线电压；

图8是确定动态读取电平的处理的一种实施方式的流程图；

图9是描绘了一种实施方式的感测电路装置的示意图；

图10是描述了感测存储器单元和比较感测的结果的一种实施方式的处理的流程图；

图11包含在论述图10的处理时提及的定时信号；以及

图12描绘了可以用于对两个数据锁存器集合中的结果进行比较的硬件的一种实施方式的框图。

具体实施方式

本文中公开了用于针对非易失性存储元件确定动态读取电平的技术。由于数据保持问题，非易失性存储元件的阈值电压(V_T)可能偏移。因此，读取电平(CGRV)应当被改变/更新以反映V_T偏移。用于找到新的读取电平的一种技术是进行低谷搜索。低谷搜索指的是在两个相邻阈值电压分布之间的低谷。低谷搜索可以包括进行多次读取以找到两个相邻阈值电压分布之间的低谷。新的读取电平可以是基于低谷的位置。在一种可能的技术中，低谷搜索包括确定关于具有在由两个读取电平限定的阈值电压窗口内的阈值电压的非易失性存储元件的计数。可以针对若干阈值电压窗口重复此处理，以使得确定若干计数。在本文中可以将确定计数的处理称为“扫描”。

由于读取的数量以及每次读取所需的时间，导致进行低谷搜索是耗时的。此外，扫描会相当大地增加时间。在一种实施方式中，扫描可以隐藏在读取内，这节省了时间。在一种实施方式中，至少部分地在针对以另一参考电平进行感测而建立条件时执行与以两个参考电平进行的读取相关联的扫描。

如所注意到的那样，动态读取低谷搜索(也称为低谷搜索)可以进行多次读取以找到阈值电压分布之间的低谷，从而识别新的CGRV应当在何处。本文中提出的技术可以减少在低谷搜索中所需的读取的数量。这可以减小读取干扰。减少读取的数量还允许减小各次读取之间的间隙(以及在一些读取中加回)的选择，以便在不牺牲范围的情况下增加分辨率。替选地，可以在不牺牲分辨率的情况下加宽范围。

一种实施方式包括具有下述读取电路的非易失性存储装置，该读取电路被配置成以参考电平对来读取非易失性存储元件组。注意，这些读取可以在不同时间进行。非易失性存储装置还具有比较电路，该比较电路被配置成：在读取电路以不同的参考电平读取非易失性存储元件组时，对以参考电平对读取该组的结果进行比较。通过在读取电路以不同的参考电平读取非易失性存储元件组时对以参考电平的对读取该组的结果进行比较，节省了时间。注意，可以针对其他参考电平的对重复读取和比较。还注意，对结果进行比较可以包括扫描的至少一部分，如以上所注意到，扫描会是耗时的。非易失性存储装置还具有确定单元，该确定单元被配置成基于对针对不同参考电平对的结果的比较来确定经调节的读取电平。

在一种实施方式中，读取电路以参考电平的集合来读取非易失性存储元件。在一种实施方式中，该集合具有逐步增大的量值。在一种实施方式中，该集合具有逐步减小的量值。为了进行这些读取中的每一个，读取电路在非易失性存储元件的控制栅上建立适当电压。在一种实施方式中，读取电路在各次读取之间不将控制栅上的电压降低至接地。这可以节省可观的时间来完成读取的集合。

在一种实施方式中，比较电路被配置成：在读取电路针对以不同参考电平感测非易失性存储元件组而建立条件时对以参考电平的对读取该组的结果进行比较。建立感测的条件可以包括在存储器单元的控制栅上建立电压。建立感测的条件还可以包括在感测节点上建立感测电压。

以下论述提供了对于可以实现所提出的技术的存储器装置的适当结构的一个示例的细节。

图1是三维(3D)堆叠式非易失性存储器装置的透视图。存储器装置100包括衬底101。在衬底上和衬底之上的是存储器单元(非易失性存储元件)的示例块BLK0和BLK1。此外，在衬底101还有具有由块使用的支持电路的外围区域104。衬底101还可以承载这些块下的电路以及用于承载电路的信号的、以导电路径形式被图案化的一个或更多个下部金属层。这些块形成在存储器装置的中间区域102中。在存储器装置的上部区域103中，一个或更多个上部金属层以导电路径形式被图案化以承载电路的信号。每个块包括存储器单元的堆叠区，在该堆叠区中堆叠的交替层级表示字线。尽管描述了两个块作为示例，但是可以使用在x方向和/或y方向上延伸的附加块。

在一种示例实现方式中，在x方向上的平面的长度表示针对字线的信号路径延伸的方向(字线方向或SGD线方向)，以及在y方向上的平面的宽度表示针对位线的信号路径延伸的方向(位线方向)。z方向表示存储器装置的高度。

图2是诸如图1的3D堆叠式非易失性存储器装置100的示例存储器装置的功能框图。存储器装置100包括一个或更多个存储器裸片108。每个存储器裸片108包括存储器单元的三维存储器结构126(例如存储器单元的3D阵列)、控制电路装置110以及读/写电路128。存储器结构126经由行解码器124通过字线以及经由列解码器132通过位线可寻址。读/写电路128包括多个感测块SB1、SB2、……、SBp(感测电路装置)，并且允许并行地对一页存储器单元进行读取或编程。在一些系统中，控制器122与一个或更多个存储器裸片108一样包括在同一存储器装置100(例如，可移除存储卡)中。然而，在其他系统中，控制器可以与存储器裸片108分离。在一些实施方式中，一个控制器122与多个存储器裸片108通信。在其他实施方式中，每个存储器裸片108具有其所属的控制器。命令和数据经由数据总线120在主机140与控制器122之间以及经由线路118在控制器122与一个或更多个存储器裸片108之间传输。在一种实施方式中，存储器裸片108包括连接至线路118的一组输入和/或输出(I/O)管脚。

存储器结构126可以包括一个或更多个存储器单元阵列，包括3D阵列。存储器结构可以包括单片式三维存储器结构，其中，多个存储器层级形成在单个衬底如晶片之上(并且未形成在之中)而没有介于中间的衬底。存储器结构可以包括被单片式地形成在存储器单元的阵列的一个或更多个物理级中的任何类型的非易失性存储器，所述存储器单元具有布置在硅衬底之上的有源区。无论所关联的电路装置在衬底之上还是在衬底内，存储器结构都可以位于具有与存储器单元的操作相关联的电路装置的非易失性存储器装置中。

控制电路装置110与读/写电路128协作以对存储器结构126执行存储器操作(例如，擦除、编程、读取等)，并且控制电路装置110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供存储器操作的芯片级控制。可以设置代码及参数存储装置113用于存储操作参数和软件。在一种实施方式中，状态机112能够通过存储在代码及参数存储装置113中的软件编程。在其他实施方式中，状态机112不使用软件并且完全以硬件(例如，电子电路)形式来实现。

片上地址解码器114提供由主机140或存储器控制器122使用的地址至由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储器操作期间供给字线和位线的功率和电压。电力控制模块116可以包括用于3D配置中的(以下论述的)字线层的驱动器、选择晶体管(例如，以下描述的SGS和SGD晶体管)以及源极线。电力控制模块116可以包括用于产生电压的电荷泵。感测块包括位线驱动器。SGS晶体管是NAND串的源极端处的选择栅晶体管，以及SGD晶体管是NAND串的漏极端处的选择栅晶体管。

控制电路装置110、状态机112、解码器114/124/132、存储器件113、电力控制模块116、感测块SB1、SB2、…..SBp、读/写电路128和控制器122的任意之一或任意组合可以被视为执行本文中描述的功能的管理电路。

(片上或片外)控制器122可以包括处理器122c和存储装置(存储器)，如ROM 122a和RAM 122b。存储装置包括诸如指令的集合的代码，以及处理器122c能够操作以执行指令的集合来提供本文中描述的功能。替选地或附加地，处理器122c可以访问存储器结构中的存储装置——如连接至一条或更多条字线的存储器单元的保留区——中的代码。

存储器结构126中的多个存储器元件可以被配置成使得其串联连接或者被配置成使得每个元件能够被独立地访问。以非限制性示例的方式，在NAND配置中的闪速存储器装置(NAND闪速存储器)通常包含串联连接的存储器元件。NAND串是串联连接的存储器单元和选择栅晶体管的集合的示例。

NAND闪速存储器阵列可以被配置成使得阵列由多个NAND串组成，多个NAND串中的NAND串由共享单个位线的多个存储器单元组成，并且作为组被访问。替选地，存储器元件可以被配置成使得每个元件能够被独立地访问，例如，NOR存储器阵列。NAND和NOR存储器配置为示例性的，以及存储器单元可以以其他方式配置。

存储器单元以有序阵列例如以多行和/或列布置在单个存储器装置层级中。然而，存储器元件可以以非规则的或非正交的配置来排列或者以不被视为阵列的结构来排列。

三维存储器阵列被布置成使得存储器单元占据多个平面或多个存储器装置层级，由此形成三维尺寸上(例如，在x、y及z方向上，其中，z方向与衬底的主表面大致垂直，以及x方向和y方向与衬底的主表面大致平行)的结构。

作为非限制性示例，三维存储器结构可以被竖直地布置成多个二维存储器装置层级的堆叠。作为另一非限制性示例，三维存储器阵列可以被布置成多个竖直列(例如，与衬底的主表面大致垂直地、即在y方向上延伸的列)，其中，每个列具有多个存储器单元。竖直列可以被以二维配置例如在x-y平面布置，从而得到存储器单元的三维布置，其中存储器单元在多个竖直堆叠的存储器平面上。存储器元件的为三维形式的其他配置也可以构成三维存储器阵列。

通过非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以被耦接在一起以形成横跨多个水平的存储器装置层级的竖直NAND串。可以设想出其他三维配置，其中，一些NAND串包含单个存储器层级中的存储器元件，而另一些串包含跨多个存储器层级的存储器元件。三维存储器阵列还可以以NOR配置以及以ReRAM配置来设计。

本领域普通技术人员将认识到，该技术并不限于单个特定存储器结构，而是覆盖本文中描述的以及本领域普通技术人员理解的该技术的精神和范围内的许多相关存储器结构。

图3是单独的感测块300的框图，单独的感测块300被分割成称为感测模块380的核心部分以及公共部分390。在一种实施方式中，存在针对每个位线的单独的感测模块380以及针对多个感测模块380的集合的一个公共部分390。在一个示例中，感测块包括一个公共部分390和八个感测模块380。组中的每个感测模块经由数据总线372与关联的公共部分通信。

感测模块380包括感测电路装置371，感测电路装置371确定连接的位线中的传导电流高于还是低于预定阈值电平。在一些实施方式中，感测模块380包括通常称为感测放大器的电路。感测模块380还包括位线锁存器382，位线锁存器382用于对连接的位线设定电压条件。例如，锁存在位线锁存器382中的预定状态会导致连接的位线被拉到指定编程禁止(例如，Vdd)的状态。

公共部分390包括处理器392、数据锁存器的n个示例集合394(1)至394(n)以及耦接在数据锁存器的集合394(1)至394(n)与数据总线320之间的I/O接口396。可以针对每个感测模块提供数据锁存器的一个集合394，并且可以针对每个集合提供由DL1、DL2和DL3标识的三个数据锁存器。下文中进一步论述数据锁存器的用途。处理器392执行计算。例如，处理器392的功能之一是用于确定存储在被感测的存储器单元中的数据并且将所确定的数据存储在数据锁存器的集合中。数据锁存器的集合394可以用于存储在读取操作期间由处理器392确定的数据位。在一些实施方式中，数据锁存器的集合中的两个数据锁存器(例如，集合394(1)中的DL1和DL2)用于存储第一和第二读取结果，作为动态地确定读取电平的处理的一部分。数据锁存器394还可以用于存储在编程操作期间从数据总线320输入的数据位。输入的数据位表示意在被编程到存储器中的写入数据。I/O接口396提供数据锁存器394与数据总线320之间的接口。注意，在一种实施方式中，数据锁存器394实现在感测模块380中。从而，在一种实施方式中，在每个感测模块380中存在DL1、DL2及DL3。

在读取或感测期间，系统的操作在状态机112的控制下，状态机112控制对寻址的单元供应不同控制栅电压。随着控制栅电压在与存储器支持的各种存储器状态对应的各种预定控制栅电压间跳跃，感测模块380可以在这些电压之一处跳闸并且从感测模块380经由总线372将输出提供给处理器392。就此，通过考虑感测模块的一个或更多个跳闸事件以及关于从状态机112经由输入线393施加的控制栅电压的信息，处理器392确定作为结果的存储器状态。然后处理器392计算针对该存储器状态的二进制编码，并且将作为结果的数据位存储到数据锁存器394中。在核心部分的另一实施方式中，位线锁存器382充当双重用途，既充当用于锁存感测模块380的输出的锁存器，又充当如上所述的位线锁存器。注意，正如锁存器394可以包括DL1、DL2及DL3锁存器，一个或更多个位线锁存器382可以包括若干位线锁存器。

预计一些实现方式包括多个处理器392。在一种实施方式中，每个处理器392包括输出线(图3中未描绘)，输出线中的每个输出线被一起“线或”。在一些实施方式中，输出线在连接到“线或”线之前被反相。这样的配置使得在编程验证处理期间能够快速确定编程处理何时完成，这是因为接收“线或”线的状态机可以确定被编程的所有位何时都达到期望电平。例如，当每个位达到其期望电平时，该位的逻辑0将被发送到“线或”线(或者数据1被反转)。当所有位输出数据0(或者数据1被反转)时，那么状态机就知道要终止编程处理。在每个处理器与八个感测模块通信的实施方式中，状态机(在一些实施方式中)会需要读取八次“线或”线，或者逻辑被添加至处理器392以累加关联的位线的结果，以使得状态机只需读取一次“线或”线。

在编程或验证期间，待编程的数据从数据总线320存储到数据锁存器的集合394中。在状态机的控制下的编程操作包括施加至寻址的存储器单元的控制栅的一系列编程电压脉冲(具有增大的量值)。每个编程脉冲之后是验证处理，以确定存储器单元是否已被编程至理想状态。处理器392监测相对于期望存储器状态的验证的存储器状态。当两个状态一致时，处理器392将位线锁存器382设定为使位线被拉到指定编程禁止的状态。这禁止耦接至位线的单元被进一步编程，即使在该单元的控制栅上经受编程脉冲也是如此。在其他实施方式中，处理器最初加载位线锁存器382并且在验证处理期间感测电路装置将位线锁存器382设定为禁止值。

在一种实施方式中，数据锁存器堆叠394(1)至394(n)的每个集合包含与一个感测模块380对应的数据锁存器的堆叠。在一种实施方式中，每个感测模块380具有3至5(或其他数量)个数据锁存器。在一种实施方式中，数据锁存器为一个位一个。在一些实现方式中(但不要求)，数据锁存器被实现为偏移寄存器，以使得将存储在其中的并行数据转换成针对数据总线320的串行数据，以及将针对数据总线320的串行数据转换成存储在其中的并行数据。在一种实施方式中，与m个存储器单元的读/写块对应的所有数据锁存器可以链接在一起以形成块偏移寄存器，以使得可以通过串行传输来输入或输出数据块。特定地，将成排的读/写模块适配成使得其数据锁存器的集合中的每一个依次将数据移入或移出数据总线，如同它们是整个读/写块的偏移寄存器的一部分一样。

图4A是说明存储器结构126的一个示例配置的框图，该存储器结构126被划分成两个平面302和304。然后每个平面被划分成M个块。在一个示例中，每个平面具有约2000个块。然而，也可以使用不同数量的块和平面。

图4B是描绘了存储器结构126中的一个块的一部分的俯视图的框图。图4B中描绘的块的部分对应于图4A的块2中的部分306。如根据图4B可以看到的那样，图4B中描绘的块在箭头330的方向上以及在箭头332的方向上延伸。在一种实施方式中，存储器阵列具有48层。其他实施方式具有少于或多于48层。然而，图4B仅示出了顶层。

图4B描绘了表示竖直列的多个圆圈。竖直列中的每一个包括多个选择晶体管和多个存储器单元。在一种实施方式中，每个竖直列实现NAND串。以下提供了竖直列的更多细节。因为图4B中描绘的块在箭头330的方向以及在箭头332的方向上延伸，所以块包括比图4B中描绘的竖直列更多的竖直列。

图4B还描绘了位线的集合412。图4B示出了24条位线，这是因为仅描绘了块的一部分。打算多于24条位线连接至块的竖直列。每一个表示竖直列的圆圈中具有“x”，指示其连接至一条位线。

图4B中描绘的块包括局部互联402、404、406、408及410的集合，其将各种层连接至竖直列之下的源极线。局部互联402、404、406、408及410还用以将块的每个层划分成四个区域；例如，图4B中描绘的顶层被划分为区域420、430、440及450。在实现存储器单元的块的层中，四个区域称为字线指状物，其被局部互联分离。在一种实施方式中，块的公共级上的字线指状物在块的端处连接在一起以形成单个字线。在另一实施方式中，同一级上的字线指状物不连接在一起。在一个示例实现方式中，位线仅连接至区域420、430、440及450中的每一个中的一个竖直列。在该实现方式中，每个块具有16行有源列，以及每条位线连接至每个块中的四行。在一种实施方式中，连接至公共位线的所有四行(经由连接在一起的同一级上的不同字线指状物)被连接至同一字线；因此，管理电路使用源极侧选择线和漏极侧选择线来选择四个中的一个(或另一子集)来经受存储器操作(编程、验证、读取和/或擦除)。

尽管图4B示出了每个区域具有四行竖直列、块中具有四个区域和16行竖直列，但是这些精确的数量为示例实现方式。其他实施方式可以包括每个块更多或更少区域，每个区域更多或更少行的竖直列以及每个块更多或更少行的竖直列。

图4B还示出了被交错的竖直列。在其他实施方式中，可以使用不同交错形式。在一些实施方式中，竖直列未被交错。

图4C描绘了三维存储器结构126的实施方式的一部分，其示出了沿图4B的线AA的横截面图。该横截面图穿过竖直列432和434以及区域430(参见图4B)。图4C的结构包括：两个漏极侧选择层SGD1和SGD2；两个源极侧选择层SGS1和SGS2；四个伪字线层DWLL1a、DWLL1b、DWLL2a及DWLL2b；以及用于连接至数据存储器单元的32个字线层WLL0至WLL31。其他实施方式可以实现多于或少于两个漏极侧选择层、多于或少于两个源极侧选择层、多于或少于四个伪字线层，以及多于或少于32个字线层。竖直列432和434被描绘为突出穿过漏极侧选择层、源极侧选择层、伪字线层以及字线层。在一种实施方式中，每个竖直列包括NAND串。在竖直列和以下列出的层以下为衬底101、衬底上的绝缘膜454及源极线SL。竖直列432的NAND串具有位于堆叠底部的源极端以及位于堆叠顶部的漏极端。与图4B一致，图4C示出了经由连接器415连接至位线414的竖直列432。还描绘了局部互联404和406。

为了便于提及，将漏极侧选择层SGD1和SGD2、源极侧选择层SGS1和SGS2、伪字线层DWLL1a、DWLL1b、DWLL2a及DWLL2b、以及字线层WLL0至WLL31统称为导电层。在一种实施方式中，导电层是由TiN和钨的组合制成。在其他实施方式中，可以使用其他材料如掺杂的多晶硅、诸如钨的金属或金属硅化物来形成导电层。在一些实施方式中，不同导电层可以由不同材料来形成。在导电层之间是电介质层DL0至DL19。例如，电介质层DL10在字线层WLL26之上并且在字线层WLL27之下。在一种实施方式中，电介质层由SiO₂制成。在其他实施方式中，可以使用其他电介质材料来形成电介质层。

沿竖直列形成存储器单元，其中，竖直列延伸通过堆叠中的交替的导电层和电介质层。在一种实施方式中，存储器单元被以NAND串的形式布置。字线层WLL0至WLL31连接至存储器单元(也称为数据存储器单元)。伪字线层DWLL1a、DWLL1b、DWLL2a及DWLL2b连接至伪存储器单元。伪存储器单元也称为非数据存储器单元，其并不存储用户数据，而数据存储器单元有能力存储用户数据。从而，数据存储器单元可以被编程。漏极侧选择层SGD1和SGD2用于将NAND串从位线电连接以及断开连接。源极侧选择层SGS1和SGS2用于将NAND串从源极线SL电连接以及断开连接。

图4D描绘了针对在图4C中部分地描述的块的导电层(SGD1、SGD2、SGS1、SGS2；DWLL1a、DWLL1b、DWLL2a、DWLL2b以及WLL0至WLL31)的透视图。如以上针对图4B所提及的那样，局部互联401、404、406、408及410将每个导电层拆分成四个区域。例如，漏极侧选择栅极层SGD1(顶层)被划分成区域420、430、440及450。类似地，字线层WLL31被划分成区域460、462、464及466。对于字线层(WLL0至WLL31)，将区域称为字线指状物；例如，字线层WLL31被划分成字线指状物460、462、464及466。

图4E描绘了图4C的包括竖直列432的一部分的区域442的横截面图。在一种实施方式中，竖直列为圆的并且包括四层；然而，在其他实施方式中，可以包括多于或少于四层并且可以使用其他形状。在一种实施方式中，竖直列432包括由电介质如SiO₂制成的内芯层470。也可以使用其他材料。内芯470周围为多晶硅沟道471。也可以使用除多晶硅以外的材料。注意，连接至位线的是沟道471。沟道471周围为隧穿电介质472。在一种实施方式中，隧穿电介质472具有ONO结构。隧穿电介质472周围为电荷俘获层473，如(例如)特别形成的增加陷阱密度的氮化硅。

图4E描绘了电介质层DLL11、DLL12、DLL13、DLL14及DLL15，以及字线层WLL27、WLL28、WLL29、WLL30及WLL31。字线层中的每一个包括被氧化铝层477围绕的字线区域476，氧化铝层477被块氧化物(SiO₂)层478围绕。字线层与竖直列的物理交互形成存储器单元。从而，存储器单元包括沟道471、隧穿电介质472、电荷俘获层473、块氧化物层478、氧化铝层477以及字线区域476。例如，字线层WLL31和竖直列432的一部分包括存储器单元MC1。字线层WLL30和竖直列432的一部分包括存储器单元MC2。字线层WLL29和竖直列432的一部分包括存储器单元MC3。字线层WLL28和竖直列432的一部分包括存储器单元MC4。字线层WLL27和竖直列432的一部分包括存储器单元MC5。

当对存储器单元进行编程时，电子被存储在与存储器单元相关联的电荷俘获层473的一部分中。响应于字线区域476上的适当电压，这些电子从沟道471通过隧穿层473被汲取到电荷俘获层473中。存储器单元的阈值电压(Vth)与存储的电荷量成比例地增加。在擦除操作期间，电子返回至沟道。

由于数据保持问题，存储器单元的V_T可能偏移。因此，读取比较电平(CGRV)应当被改变/更新以反映V_T偏移。可以通过管理电路(例如在状态机的指示下)来执行动态读取低谷搜索，并且动态读取低谷搜索包括多次读取以找到相邻的阈值电压分布之间的低谷，从而识别新的CGRV应当在何处。

在成功的编程处理(具有验证)结束时，视情况而定，存储器单元的阈值电压应当在被编程的存储器单元的阈值电压的一个或更多个分布内或者应当在被擦除的存储器单元的阈值电压的分布内。图5A示出了当每个存储器单元存储三位数据时与存储器单元阵列的数据状态对应的示例V_T分布。然而，其他实施方式可以使用每个存储器单元多于或少于三位数据。一个轴表示存储器单元的数量。该轴可以是对数尺度。另一轴表示存储器单元的阈值电压(Vt)。

图5A示出了与擦除状态和编程状态A至G对应的八个V_T分布。在一种实施方式中，擦除状态中的阈值电压为负以及编程状态A至G中的阈值电压为正。然而，在编程状态A至G中的一个或更多个状态中的阈值电压可以为负。擦除状态中的一些或全部阈值电压可以为正。

在针对每个编程状态的阈值分布的下沿处或该下沿附近为验证参考电压。例如，图5A示出了针对A状态的VvA、针对B状态的VvB、针对C状态的VvC、针对D状态的VvD、针对E状态的VvE、针对F状态的VvF以及针对G状态的VvG。当将存储器单元编程至给定状态时，管理电路测试这些存储器单元是否具有大于或等于验证参考电压的阈值电压。

在每个相邻对的V_T分布之间为用于从存储器单元读取数据的读取参考电压。例如，图5A示出了在擦除状态与A状态之间的读取参考电压VrA、A状态与B状态之间的VrB、B状态与C状态之间的VrC、C状态与D状态之间的VrD、D状态与E状态之间的VrE、E状态与F状态之间的VrF以及F状态与G状态之间的VrG。通过测试给定存储器单元的阈值电压高于还是低于相应的读取参考电压，管理电路可以确定存储器单元处于什么状态。例如，可以假定其阈值电压大于VrD但小于VrE的存储器单元处于D状态。

图5B示出了V_T分布可以部分地交叠。例如，针对读取电平VrB，一些A状态存储器单元具有大于VrB的阈值电压。此外，一些B状态存储器单元具有小于VrB的阈值电压。能够接收一定量的交叠，这是因为误差校正算法可以处理其V_T在其想要的V_T范围之外的特定百分比的单元。

注意，在一些实施方式中，在刚编程之后，阈值电压分布会类似于图5A。然而，存储器单元的阈值电压可以随时间偏移，使得在V_T分布之间可能存在交叠。偏移的一种可能的起因是电荷从存储器单元的电荷存储区泄漏。偏移的另一可能的起因是电荷无意地添加至存储器单元的电荷存储区。

另一方面，在一些情况下，在紧接编程之后V_T分布之间可能存在交叠。例如，一些存储器单元可能被过编程。过编程的示例是当将存储器单元编程至A状态时其阈值电压可能无意地超过VrB。也可能发生欠编程。欠编程的示例是当将存储器单元编程至B状态时其阈值电压可能不完全达到VrB电平。在每种情况下，这并不意味着编程失败。如上所注意到的那样，误差校正算法可以处理特定百分比的、其阈值电压不在其理想的V_T分布中的单元。

此外，注意，与所描绘的阈值电压分布的相等间隔/宽度不同，各个分布可以具有不同宽度/间隔以适应对数据保持丢失的变化的敏感度的量，以及其他因素。

图6示出了针对图5B中的数据状态中的两个数据状态(F状态和G状态)的阈值电压分布，每个针对两个时间点。曲线602和604示出了与存储器单元刚被编程之后对应的V_T分布。曲线612和614示出了与存储器单元被编程之后一定时间对应的V_T分布。在刚编程之后，在F状态与G状态之间存在显著的间隙。然而，在一定时间之后，阈值电压可能出于多种原因而偏移。一种可能的原因是存储器装置可能停止而不使用达一时间段，导致存储器单元的电荷损失，这称为数据保持丢失。如果存储器装置处于热的环境如汽车中，则数据保持会是较大问题。

曲线614示出了针对G状态的阈值分布的可能的偏移。在该示例中，由于来自存储器单元的电荷损失，阈值电压普遍向下偏移。此外，由于单元间阈值量向下偏移的变化，导致存在阈值电压范围的一定伸展。曲线612示出了针对F状态的阈值分布的可能的偏移。与G状态类似，针对F状态的阈值电压普遍向下偏移。此外，存在有阈值电压的范围的一定伸展。注意，阈值电压的其他偏移是可以的。

电压电平VrG'表示可以适于在刚编程之后使用的读取电平。电压电平VrG”表示可以适于在阈值电压分布偏移至曲线612和614之后使用的读取电平。在该示例中，读取点VrG”对应于曲线612和614的低谷(在此处曲线第一次相交)，但是可以使用不同读取电平。

注意，如果要在阈值电压分布偏移至曲线612和614之后使用读取电平VrG'，则将误读曲线614上的阈值电压低于VrG'的存储器单元。总的来说，块611表示具有曲线614上的阈值电压的存储器单元：如果要使用读取电平VrG'则会误读该曲线614上的阈值电压。使用VrG'不会导致对具有曲线612上的阈值电压的存储器单元的误读。然而，如所看到的那样，在曲线614上存在显著数量的存储器单元。注意，y轴可以为对数尺度。

误差校正算法能够处理一些误读。然而，如果误读的数量太大则不能够成功地读取数据。例如，如果误读的数量大于控制器122的一种实施方式的误差校正能力，则不能够准确地读取数据。此外，如果存在太多误读，则误差校正算法会花费相当大量的时间来收敛。因此，完成读取操作的时间会显著增加，即使读取操作最终是成功的。

然而，通过将读取电平动态地调节至例如VrG”，在当使用VrG'时不能够成功地读取数据的至少一些情况下可以成功地读取数据。此外，即使在使用VrG'时成功地读取数据的情况下，当以VrG”读取时读取处理会更快，这是由于误差校正算法花费更少时间来收敛。

注意，当以VrG'读取时仍可能存在少量误读；然而，误差校正能够校正这些误读。在该示例中，对于曲线614上的阈值电压低于VrG”的存储器单元发生误读。对于曲线612上的阈值电压高于VrG”的存储器单元发生误读。注意，由于对数尺度，导致在曲线612和614相交处可能存在相当少量的存储器单元。

在一种实施方式中，动态地调节读取电平以使误读最小化。然而，并不要求将误读最小化。在一种实施方式中，动态地调节读取电平以使得误读充分低，从而使得可以使用ECC来校正误读。在一些情况下，相对强的ECC会是可用的，在这种情况下，能够容忍更大数量的误读。

注意，从一个存储器裸片到下一个存储器裸片会有变化，这会导致阈值电压分布的差。此外，在存储器裸片内，也会有变化。例如，从一个块至下一个块可以存在差。此外，在块内可能存在字线间变化。这些差的一个可能的原因是各种干涉效应可能取决于裸片、块、字线等而不同。这会导致阈值分布宽度的差。在写入不同块的数据的历史中也可能存在差。例如，对于不同时间段持续停止的、在两个不同时间编程的两个块将示出不同的阈值偏移量。因此，总的来说，最优读取电平可以基于裸片、块、字线等而变化。

可以针对任何单元(裸片、块、字线、字线层、3D阵列中的层级等)动态地确定读取电平。注意，即使是对于新被编程的存储器阵列，在裸片、块、字线等之间也可能存在差，这会导致阈值分布之间的差。换言之，可能并非读取电平的一个集合适于所有裸片、块、字线等的情况。因此，可以针对新编程的存储器使用动态地确定读取电平。这会允许针对裸片、块、字线等将读取电平最优化。

图7A描绘了读取调节电路装置720的一种实施方式的框图。读取调节电路装置720被配置成确定经调节的读取电平，也可以称为动态读取电平。读取调节电路装置720包括读取电路722、比较电路724以及确定电路726。读取调节电路装置720可以使用本文中描述的管理电路来实现。

在一种实施方式中，读取电路722被配置成感测存储器单元的阈值电压。读取电路722能够以参考电平的集合来读取非易失性存储元件。要做到这样，读取电路722可以对存储器单元的控制栅施加参考电压。这也可以称为对与存储器单元相关联的字线施加参考电压。读取电路722可以包括针对图1描述的管理电路的任何部分。例如，读取电路722可以是读/写电路的一部分(图1，128)。然而，读取电路722并不限于是读/写电路128的一部分。读取电路722可以包括感测块(例如，图3，300)。读取电路722能够部分地经由状态机112来实现。读取电路722能够部分地经由片上地址解码器114来实现。读取电路722可以部分地经由代码/参数113来实现。读取电路722可以部分地经由处理器122c来实现。读取电路722可以部分地经由控制器122来实现。

在一种实施方式中，比较电路724被配置成对以两个不同参考电平读取存储器单元的结果进行比较。比较电路724被配置成在读取电路722以不同的参考电平读取存储器单元时进行该比较。比较电路724可以包括针对图1描述的管理电路的任何部分。比较电路724可以通过控制器122、处理器122c、ROM 122a、RAM 122b、状态机112和/或代码/参数113中的一个或更多个来实现，但并不限于此。

确定电路726被配置成基于对以两个不同参考电平读取存储器单元组的结果进行的比较来确定经调节的读取电平。确定电路726可以包括针对图1描述的管理电路的任何部分。确定电路726可以通过控制器122、处理器122c、ROM 122a、RAM 122b、状态机112和/或代码/参数113中的一个或更多个来实现，但并不限于此。

图7B是确定动态读取电平的处理700的一种实施方式的流程图。动态读取电平可以是诸如图5中的VrA、VrB、VrC、VrD、VrE、VrF、或VrG的读取电平。注意，可以针对每个读取电平执行一次处理700。在一种实施方式中，读取调节电路装置720执行该处理。注意，处理中的步骤并非一定以所描绘的顺序来执行。此外，步骤中的一些步骤可以与另一步骤同时地进行。结合图7C来讨论该处理，图7C是示出了针对低谷搜索的读取电平的集合的图。简要地，图7C描绘了两个示例V_T分布712和714，以及参考电平的集合752。集合752包含参考电平R0至R7。

在一种实施方式中，处理700在两个V_T分布712与714之间扫描低谷。注意，当以给定参考电平读取存储器单元时，结果指示相对于参考电平存储器单元的V_T。从而，以两个参考电平进行读取提供了用于确定存储器单元的V_T是否位于这两个参考电平之间的信息。从而，以两个参考电平进行读取能够确定多少存储器单元具有在这两个参考电平之间的窗口中的V_T。在一种实施方式中，低谷指代包含最少的存储器单元的V_T窗口。

在步骤702中，以参考电平的集合来读取存储器单元组。在一种实施方式中，该存储器单元组与同一字线相关联。然而，并非与字线相关联的每个存储器单元需要在该组中。在一种实施方式中，该组包括沿字线每隔一个存储器单元。例如，与奇位线相关联的存储器单元在该组中，或者替选地，与偶位线相关联的存储器单元在该组中。在一种实施方式中，与不被读取的存储器单元相关联的位线接地。这可以有助于加速对其他存储器单元的读取。事实上，接地的位线可以提供屏蔽，这减小或消除位线之间的电容耦合。

图7C描绘了参考电平的集合752的一个示例。注意，步骤702可以涉及以参考电平中任意之一进行读取。从而在步骤702中提及的“集合”可以是参考电平的集合752的子集。在一种实施方式中，以逐步更高的参考电平来进行读取。例如，读取可以以集合752中的与最低V_T(例如，R0)相关联的参考电平开始，然后顺序地通过集合前进至逐步更高的参考电平。在一种实施方式中，以逐步更低的参考电平进行读取。例如，读取可以以集合752中的与最高V_T(例如，R7)相关联的参考电平开始，然后顺序地通过集合前进至逐步更低的参考电平。注意，与图5中的读取参考电平(例如，VrA、VrB)之间的间隙大小相比，图7C中的参考电平之间的间隙相对较小。此外注意，在步骤702中可以跳过集合752中的参考电平中的一些参考电平。在一种实施方式中，跳过集合752中间的一个或更多个参考电平。在一种实施方式中，处理在集合的一端(例如，R0)处开始并且通过在另一端(例如，R5、R6、R7)处不进行读取来提前终止。在这种情况下，可以将这些不被读取的参考电平称为在步骤702中提及的集合之外。

图7D示出了可以在步骤702期间施加至存储器单元的控制栅的示例字线电压757。9个不同电平对应于不与集合中的任何参考电平对应的初始字线电平以及参考电平的集合752中的8个示例参考电平(R0至R7)。注意，在各次读取之间字线电压757未被降低至初始电平，这加速了处理。在一种实施方式中，参考电平的集合为有序集合。本文中，术语参考电平(等)的“有序集合”指代一个每个元素按序列在另一元素之后的参考电平的集合。图7D示出了逐步变高的参考电平的有序集合的一个示例。另一替选方案是以最高量值电压开始并且逐步变小。参考电平的集合中的参考电平的量值从一个参考电平增加到下一参考电平的集合是单调增大的示例。参考电平的集合中的量值从一个参考电平减小至下一参考电平的集合是单调减小的示例。单调变化的参考电平的集合可以或者单调地增大或者单调地减小。本文中单调增大的电压电平的序列指代电压电平的量值从一个电压电平增加到下一电压电平的序列。本文中单调减小的电压电平的序列指代电压电平的量值从一个电压电平减小到下一电压电平的序列。单调变化的电压电平的序列是或者单调增大或者单调减小的序列。

在步骤704中，对以一个参考电平进行读取的结果与以另一参考电平进行读取的结果进行比较。在以集合中的再一参考电平进行读取时进行步骤704。图7D用于例示。作为一个示例，读取电路722以参考电平R0读取存储器单元，然后以参考电平R1读取。读取电路722可以将这些读取的结果存储在数据锁存器中。接下来，读取电路722可以以参考电平R2读取存储器单元。当读取电路722正在以参考电平R2读取存储器单元时，比较电路724可以对以参考电平R0读取存储器单元的结果与以参考电平R1读取存储器单元的结果进行比较。

再次参照图7C，一种用于进行比较的技术是检测本文中所称的“不匹配(mis-compare)”。可以逐存储器单元来确定不匹配。注意，以给定参考电平读取存储器单元的结果反映相对于参考电平的其V_T。例如，“0”可以指示其V_T处于或低于参考电平，以及“1”可以指示其V_T高于参考电平。不匹配指示存储器单元结果在两个参考电平处不同。例如，存储器单元在一个参考电平处具有“0”而在另一参考电平处具有“1”。这指示存储器单元的V_T在两个参考电平之间。图7C描绘了不匹配计数754。不匹配计数754具有七个不同电平(电平中之一756被标记)。不匹配电平756指代对以参考电平R0和R1读取的比较。其他不匹配电平指代其他读取电平之间的比较。

在一种实施方式中，图7D进一步示出了比较的定时。对以参考电平R0和R1读取进行的比较称为“C01”。注意，该比较可以包括确定不匹配计数。注意，可以在以参考电平R2读取期间进行该比较。类似地，对以参考电平R1和R2读取进行的比较称为“C12”。注意，可以在以参考电平R3读取期间进行该比较。注意，出于说明起见，图7D中的示例被简化。给定的比较不一定以读取开始和结束。例如，对参考电平R0和R1的结果的比较不一定在以参考电平R2的读取开始时才开始。此外，对参考电平R0和R1的结果的比较不一定在以参考电平R2的读取结束时才结束。对参考电平R0和R1的结果的比较可以在以参考电平R2的读取结束之前或之后结束。此外注意，在该示例中，在集合中的所有参考电平中进行读取。然而，如以下论述的那样，在一些实施方式中，可以跳过以参考电平中的一个或更多个进行的读取。

此外，注意，以一个电平进行的读取可以与以另一电平进行的读取交叠。读取可以被视为包括针对读取建立条件(例如，字线电压)、感测存储器单元的条件、以及存储感测的结果。以一个参考电平进行读取的活动中的一些能够与以另一电平进行读取的活动交叠。例如，以一个电平进行读取的结果可以在开始针对以下一电平进行读取建立条件之后被存储。从而，以给定电平进行的读取可以延伸超出字线电压开始改变成针对下一读取的参考电平的时间。换言之，字线电压可以在完成读取之前改变。针对图11更全面地进行说明。

在一些实施方式中，与读取相比，完成确定不匹配计数的时间花费更少时间。例如，要确定不匹配计数的时间可能花费大约3微秒，而读取花费大约5微秒。这是使得比较能够隐藏在读取中的一个因素。此外注意，本文中公开了用于加速比较的技术，以使得与读取相比可以在更少的时间内完成比较。

步骤706包括基于对结果的比较确定经调节的读取电平。经调节的读取电平可以称为动态读取电平。再次参照图7C，注意，不匹配具有以下形式，其中存在与对以电平R3和R4进行的读取的比较对应的最小值。在一种实施方式中，这对应于低谷。可以基于低谷来设定动态读取电平。例如，动态读取电平可以设置成参考电平R3、参考电平R4或R3与R4之间的某一值。

在一种实施方式中，确定电路726执行步骤706。在一种实施方式中，确定电路726搜索不匹配计数的最小值。在一种实施方式中，确定电路726进行搜索直至不匹配计数处于或低于目标阈值为止。可以使用另一准则。注意，不要求不匹配计数实际总数为全部不匹配。例如，对不匹配进行计数的电路装置可以仅在不匹配计数超过某阈值时停止计数。这可以在对不匹配进行计数方面节省一定时间，并且简化了用于执行技术的电路装置。

图8是确定动态读取电平的处理800的一种实施方式的流程图。处理800是处理700的一种实施方式。如对处理700的讨论中注意到的那样，不要求以集合中的所有参考电平来完成读取。处理800描述了用于提前终止处理的技术以及用于跳过集合中的一个或更多个参考电平的技术。

在步骤802中，以参考电平的集合中的一个参考电平来读取存储器单元。例如，可以以参考电平R0来读取存储器单元。作为另一替选方案，可以以参考电平R7来读取存储器单元。在一种实施方式中，集合包含参考电平的有序集合。参考电平可以从有序集合中的一个参考电平逐步地增大至下一个参考电平或者从有序集合中的一个参考电平逐步地减小至下一个参考电平。例如，在图7D中，参考电平从一个参考电平逐步地增加至下一个参考电平。

在步骤804中，以参考电平的集合中的另一参考电平来读取存储器单元。例如，可以以参考电平R1来读取存储器单元。作为另一替选方案，可以以参考电平R6来读取存储器单元。在一种实施方式中，这是参考电平的有序集合中的下一个参考电平。步骤802和804中的参考电平称为参考电平对。在一种实施方式中，这两个参考电平在参考电平的有序集合中彼此接近。在一种实施方式中，参考电平的有序集合以逐步增大或替选地逐步减小的电压量值被排序。

在步骤806中，当针对以集合中的另一参考电平进行感测建立条件时对以两个先前参考电平进行读取的结果进行比较。在一种实施方式中，另一参考电平为有序集合中的下一个参考电平。以一种方式陈述，一个参考电平紧接在集合中的另一参考电平之后。例如，参照图7D，在对以参考电平R0进行读取的结果与以参考电平R1进行读取的结果进行比较时，建立了以参考电平R2进行感测的条件。在一种实施方式中，步骤806确定不匹配计数。这可以称为进行扫描。

在一种实施方式中，针对以集合中的另一参考电平进行感测建立条件包括在存储器单元的控制栅上建立电压电平。在一种实施方式中，读取电路722将对被耦接至存储器单元的控制栅的字线施加的电压从对中的一个参考电平改变成该对中的另一参考电平，而在以对中的参考电平进行读取之间不将字线电压降低至接地。

在一种实施方式中，针对以集合中的另一参考电平进行感测建立条件包括在与存储器单元相关联的感测节点上建立电压电平。例如，可以存在有与每个存储器单元相关联的感测放大器。感测放大器可以具有感测节点，该感测节点可以被充电至感测电压作为感测存储器单元的条件。

在步骤808中，确定是否要终止处理800。可以响应于确定找到了低谷而提前终止处理。提前终止消除了对以集合中的所有可能的参考电平进行读取的需要，这节省了时间。确定找到了低谷的一个示例是不匹配的数量在较低阈值以下。该较低阈值是以下指示：具有在两个参考电平之间的V_T的存储器单元的数量充分低以使得找到了低谷，或者在一种实施方式中至少不可能找到较低数量的不匹配。在一种实施方式中，步骤808是由确定电路726来进行。

另一方面，如果步骤808中的确定不是提前终止，则处理在步骤812处继续。在步骤812中，确定是否跳过集合中的参考电平。作为一个示例，如果搜索当前距低谷还远，则可以跳过集合中的一个或更多个参考电平。例如，如果在步骤806中，建立条件来以参考电平R2进行感测，则可以跳过以参考电平R2进行读取。可以通过比较不匹配计数处于或高于指示未接近低谷的上阈值来做出该确定。

在不跳过参考电平的情况下，则处理在步骤814处继续。步骤814是针对提前终止的第二测试。步骤814涉及针对该参考电平对的不匹配的计数以及针对先前参考电平对的不匹配的计数。提前终止的条件是针对当前参考电平对的不匹配的计数大于或等于针对先前参考电平对的不匹配的计数加上较小增量(例如，阈值量)。该测试寻找当不匹配计数后退的情况。该增量用于防止局部低谷引起提前终止。注意，在步骤814中，针对当前对的不匹配的计数应当小于上阈值。此外，针对当前对的不匹配的计数可以大于下阈值。

如果步骤814中的确定为提前终止，则处理在步骤816处继续。在步骤816中，确定动态读取电平。这可以是基于在步骤806中执行的一次或更多次比较。在这种情况下，确定电路726可以基于先前比较中的参考电平的值来确定动态读取电平。

在跳过参考电平的情况下(步骤812为是)，处理800进行至步骤815。该步骤可以包括确定要施加至存储器单元的控制栅的下一参考电平。该步骤还可以包括针对感测存储器单元建立新条件。注意，在步骤806中，针对感测存储器单元建立了条件。这可以包括建立适当控制栅(或字线)电压。在步骤815中，可以在字线上建立新电压。例如，参照图7D，在步骤815中，可以在字线上建立了与参考电平R3相关联的电压。在步骤815中，作为一个示例，字线电压可以增加至与参考电平R4相关联的电压。在该示例中，跳过集合中的一个参考电平。然而，可以跳过不止一个参考电平。在步骤815之后，处理可以在步骤802处继续，在这种情况下要基于在步骤815中建立的条件来感测存储器单元。当执行步骤804时，作为一个示例，可以在参考电平R5处进行感测。然后，作为一个示例，在步骤806中可以在针对以参考电平R6进行感测建立条件时，对以参考电平R4和R5感测的结果进行比较。注意，集合中的参考电平之间的电压间隙可以为均匀的，尽管这并非要求。刚描述的技术从步骤806的一个迭代至下一个迭代，将在步骤806中比较的参考电平之间的电压间隙保持均匀。

讨论现在返回至路径向下到步骤814的情况。如果在步骤814中确定不提前终止，则处理进行至步骤818。在步骤818中，以集合中的另一参考电平读取存储器单元。在一种实施方式中，以有序集合中的下一参考电平读取存储器单元。在一种实施方式中，步骤818包括以在步骤806中针对其建立了条件的参考电平读取存储器单元。例如，参照图7D，在步骤806中针对以参考电平R2进行读取建立了条件。在对以参考电平R0和R1感测的结果进行比较时建立条件。在步骤818中，可以以参考电平R2进行读取。该读取可以包括存储读取的结果。这仅是针对步骤818的一个示例。

在步骤818之后，(在步骤820中)确定是否存在应当进行读取的任何其他参考电平。例如，如果步骤818的读取是针对参考电平R7，则不再存在需要进行感测的参考电平。

假设存在要以其进行感测的参考电平，则处理800返回至步骤806。注意，在步骤806中，在针对以另一参考电平进行感测建立条件时对以参考电平对读取的结果进行了比较。作为一个示例，步骤818的最后一次迭代以参考电平R2来感测。在这种情况下，其结果被比较的参考电平对可以是参考电平R1和R2。在执行该比较时，可以针对以参考电平R3进行感测建立条件。处理然后在步骤808处继续。

讨论现在返回至步骤820中的确定是集合中不再存在参考电平要读取的情况。在这种情况下，处理进行至步骤822。在步骤822中，对以参考电平对进行读取的结果进行比较。然而，因为不再存在参考电平要读取，所以没必要针对以另一参考电平进行感测建立条件。由此，该步骤不同于步骤806。

在步骤824中，确定动态读取电平。这可以是基于一个或更多个比较。存在许多方式来进行该确定。一个示例是选择具有最小数量的不匹配的比较以及将动态读取电平以与该比较相关联的参考电平为基础。

注意，在处理800中，读取的总数量可以变化。在最佳情况下，处理800可以仅采取两次读取。在最坏的情况下，处理可以以集合中的每个参考电平进行读取。假设在参考电平的集合中存在八次读取。在处理800的一种实施方式中，最坏的情况采取两个八次读取加一次扫描(步骤822中的比较未隐藏在读取中)。如果假设对于读取为五微秒，以及对于扫描为三微秒，则这仅是43微秒。在处理800的一种实施方式中，最佳情况采取两次读取加一次扫描。在前述假设的情况下，这仅是13微秒。如果平均采取四次读取，则这导致四次读取加一次扫描，仅为23微秒。从而，处理800能够快速地确定动态读取电平。这些时间是出于说明起见。读取时间可能被位线建立时间影响。在一些实施方式中，可以通过沿字线选择较少存储器单元测试来改进位线建立时间。例如，并非测试每隔一个存储器单元，而是可以测试每第四个存储器单元。注意，在测试存储器单元的较小集合时扫描时间还可以更快。因此，扫描仍能够隐藏在较短读取内。

图9是描绘了一种实施方式的感测电路装置900的示意图。感测电路装置900可以用在处理700、800以及以下描述的处理1000期间。如以下所描述的那样，电路900将电容器(或其他电荷存储装置)预充电至预充电量值、通过存储器单元对电容器放电达感测时间、以及在感测时间之后感测电容器处的电压。尽管图9描写一个电容器916的特征，但是在一些实施方式中，任何适当电荷存储装置可以替代或补充该电容器916。感测电压指示传导电流的存储器单元是否正被感测，这指示存储器单元的阈值电压大于还是小于正被测试的阈值电压。

图9示出了连接至位线的晶体管902和晶体管904。晶体管902在其栅极处接收信号BLS，并且用于连接至位线或与位线隔离。晶体管904在其栅极处接收信号BLC，并且用作电压钳。栅极电压BLC被偏置在下述恒定电压，所述恒定电压等于期望位线电压加上晶体管904的阈值电压。因此晶体管904的功能在于在感测操作期间(在读取或验证期间)保持恒定位线电压，即使在通过位线的电流改变时也是如此。

晶体管904连接至晶体管906。晶体管906连接至电容器916。晶体管906的目的在于将电容器916连接至位线以及将电容器916从位线断开连接，以使得电容器916与位线选择性通信。换言之，晶体管906调整感测时间。也就是说，当晶体管906被接通时电容器916可以通过位线放电，以及当晶体管906被关断时电容器916不能通过位线放电。

晶体管906在SEN节点处连接至电容器916，该SEN节点还连接至感测晶体管908的栅极。从而，电容器916的上极板连接至感测晶体管908的栅极。电容器916的下极板连接至时钟信号CLK。时钟信号CLK的目的在于升高或降低电容器916的上极板上的电压，以及因此升高或降低感测节点SEN上的电压。

SEN节点还连接至晶体管910，晶体管910连接至晶体管912。晶体管910和912二者位于预充电电路966中。向晶体管910的栅极提供信号HLL。向晶体管912的栅极提供信号LAT。晶体管910和912的目的在于对感测节点SEN预充电。对晶体管912的源极施加电压(例如Vdd或另一电压)。通过对晶体管912和910适当地偏置，施加至晶体管912的源极的电压可以用于对电容器916预充电。对电容器916预充电是针对感测存储器单元建立条件的一个示例。在预充电之后，电容器916可以经由晶体管906通过位线放电(假设晶体管902和904处于导通)。

感测晶体管908的漏极连接至选通晶体管914。选通晶体管914的栅极设置有选通信号STRO。选通晶体管914的目的在于将感测晶体管908连接至锁存器电路920。

锁存器电路920包括晶体管940、942、944、950、952及954。晶体管950在其栅极处接收选通信号STRO。晶体管940在其栅极处接收复位信号RST。晶体管952和954的栅极束缚在一起。数据锁存器920中的LAT电压表示存储器单元的条件。在一种实施方式中，如果存储器单元具有处于或高于参考电平的阈值电压则LAT为高，以及如果存储器单元具有低于参考电平的阈值电压则LAT为低。从而，在一种实施方式中，高LAT意味着存储器单元具有处于或高于参考电平的阈值电压。从而，在一种实施方式中，低LAT意味着存储器单元具有低于参考电平的阈值电压。

复位晶体管960连接至晶体管952和954的栅极。复位晶体管960的栅极设置有复位信号RST。从而，复位信号RST可以用于将锁存器920复位。

注意，尽管图9中描绘了仅一个锁存器电路920，然而电路900可以具有两个或更多个锁存器电路920。在这种情况下，电路900可以被配置成将结果存储在选中的锁存器电路920中。

如上所述，经由晶体管910和912对电容器916预充电。这会将节点SEN处的电压升高至预充电电压电平(Vpre)。当晶体管906接通时，如果选择的存储器单元的阈值电压低于正被测试的参考电压电平，则电容器916可以通过位线和该选择的存储器单元对其电荷进行放电。如果电容器916能够放电，则电容器处(SEN节点处)的电压将减小。

SEN节点处的预充电电压(Vpre)大于晶体管908的阈值电压；因此，在感测时间之前，晶体管908接通(导通)。因为晶体管908在感测时间期间接通，所以晶体管914应当关断。如果电容器916在感测时间期间不放电，则SEN节点上的电压将保持在晶体管908的阈值电压以上。在一种实施方式中，在感测晶体管908接通并且晶体管914接通的情况下，数据锁存器920中的LAT变高。

如果电容器916在感测时间期间充分放电，则SEN节点处的电压将减小到低于晶体管908的阈值电压，由此关断晶体管908。在这种情况下，在一种实施方式中，数据锁存器920中的LAT将为低。数据锁存器920中的LAT处的电压可以被提供给感测电路900外部的管理电路装置。在一种实施方式中，数据锁存器920中的LAT处的电压的补被提供给感测电路900外部的管理电路装置。从而，可以通过感测电路900和/或通过感测电路900外部的管理电路装置来确定存储器单元相对于参考电平(例如，阈值电压)的条件。

图10是描述了感测存储器单元和比较感测的结果的一种实施方式的处理1000的流程图。处理1000可以用在处理700或处理800中。处理1000的至少一些步骤可以由图9的电路来执行。例如，步骤1002至1012、1014、1022、1024及1026可以由电路900执行。在一种实施方式中，步骤1016至1020以及1028至1032由比较电路724来执行。处理1000的一种实施方式假设电荷存储装置916通过选择的存储器单元来对其电荷放电以检测电流的结构。如上所述，至少部分地通过图9来描绘了这样的结构的一个示例。在图9的示例中，电荷存储装置916包括电容器。然而，在其他实施方式中，也可以使用其他类型的电荷存储装置。图11包含当讨论图10的处理时将提及到的定时信号。定时信号属于以下一个序列：针对以参考电平进行感测建立感测条件、响应于条件对感测节点进行感测，以及存储针对该参考电平进行感测的结果。这些可以一起称为以一个参考电平读取存储器单元。因为处理1000包括以多个参考电平进行感测，所以可以在处理1000期间重复图11中的定时信号。

在步骤1002中，建立以第一参考电平感测存储器单元的条件。这可以包括在与存储器单元相关联的字线上建立电压，以及在感测节点上建立感测电压。

参照图11中的定时图，在时刻t0处，字线电压增加到电压电平V1。在时刻t0之前，作为一种可能，字线电压可以处于0V。

在时刻t1与t2之间，HLL为高并且LAT为低。这些条件接通晶体管912和910二者，从而将电容器916的上极板连接至Vdd(或某其他电压)。在时刻t2处，SEN处的电压处于预充电电压Vpre。注意，不要求Vpre为Vdd，这是因为HLL为高持续的时间可以被调节以建立适当Vpre。在时刻t2处，HLL降低，这关断晶体管910以停止预充电。

在时刻t3处，时钟信号CLK升高。这具有将SEN处的电压升高类似量的效果。参照图9，升高电容器916的下极板处的CLK具有将电容器916的上极板(或感测节点SEN)升高类似量的效果。

从而，在时刻t3之后，在SEN节点上建立了感测电压。此外，以目标参考电平建立了字线电压。在图11中，将该电平称为“V1”。

处理1000中的步骤1004包括以第一参考电平进行感测。在步骤1004中，将预充电电容器(或另一电荷存储装置)连接至位线。参照图11，在时刻t4处，信号XXL升高。此外注意，该时刻处BLC可能为高。以类似方式，在该时刻处BLS可能为高。现在参照图9，向晶体管906的栅极提供XXL，从而接通晶体管906。此外，在该时刻处晶体管902和904接通。这将感测节点SEN连接至位线。

电容器916被允许通过位线和NAND串(包括正被感测的选择的存储器单元)对其电荷进行放电。管理电路将等待感测时间。参照图11，信号XXL从时刻t4至t5保持为高。还参照图11，在t4与t5之间，感测节点SEN放电。描绘了两个不同的放电率。以下更全面地论述这些放电率。简要地，曲线1102与具有低传导电流的存储器单元相关联，以及曲线1104与具有高传导电流的存储器单元相关联。以另一方式陈述，曲线1102与具有参考电平以上的阈值电压的存储器单元相关联。曲线1104与具有参考电平以下的阈值电压的存储器单元相关联。参照图11，在时刻t6处，时钟信号CLK降低。这具有将SEN处的电压降低类似量的效果。

接下来，测试电容器916上的电压。管理电路计算电容器916两端的电压从预充电电压至时刻t6之后(在CLK降低之后的)的变化。参照图11，在时刻t7处，选通信号STRO升高。此外注意，在这之前在时刻t6处，复位信号RST降低以复位锁存器电路。参照图9，感测晶体管908将响应于感测节点SEN上的电压而或者接通或者关断。在选通信号STRO为高的情况下，晶体管914接通，这提供感测晶体管908与锁存器电路920之间的电流路径。基于感测晶体管908是否传导来设定数据锁存器920中的LAT的值。存在图11中描绘的两个LAT条件。LAT(低)对应于低电流传导曲线1102，LAT(高)对应于高电流传导曲线1104。注意，步骤1004是测试存储器单元的条件的一种方式。

步骤1006包括将以第一参考电平进行感测的结果存储在第一锁存器集合中。参照图3，来自LAT的结果可以存储在DL1中。从而，感测每个存储器单元的结果可以存储在一个这样的锁存器中。在一种实施方式中，来自电路900中的LAT的条件被传送至DL1。在另一实施方式中，电路900具有两个或更多个锁存器电路920。例如，一个锁存器电路920可以对应于DL1以及另一锁存器电路对应于DL2。在这种情况下，电路900可以被配置成将结果存储在选中的锁存器电路920中。

步骤1008是针对以第二参考电平进行感测建立条件。该步骤可以类似于步骤1002。然而，在这种情况下，以不同参考电压建立字线电压。在该示例中，在时刻t5之后字线上的电压电平改变(例如，斜坡上升)为电压V2。参照图11，在时刻t5处XXL降低之后字线电压可以改变成下一参考电平。这是因为当XXL降低时，感测节点从位线断开连接。从而，字线电压的变化不再影响感测节点SEN处的电压。注意，在处理中的之后的点处字线电压可以斜坡上升。此外注意，时刻t11处的条件可以类似于刚好在时刻t1之前的条件。从而，定时信号可以针对下一参考电平重复。此外注意，字线电压从V1改变成V2，而不将字线电压接地，这可以节省时间。

步骤1010包括以第二参考电平感测存储器单元。该步骤可以类似于步骤1004。

步骤1012包括将以第二参考电平进行感测的结果存储在第二锁存器集合中。该步骤可以类似于步骤1006。然而，在步骤1012中，可以将结果存储在不同锁存器集合中。注意，在步骤1006中，可以将结果存储在数据锁存器DL1中。在步骤1012中，可以将结果存储在数据锁存器DL2中。出于示例的目的使用这些数据锁存器。

从而，在步骤1012之后，以第一参考电平感测存储器单元的结果可以被存储在数据锁存器DL1中，以及以第二参考电平感测存储器单元的结果可以被存储在数据锁存器DL2中。

在步骤1014中，针对以第三参考电平进行感测建立条件。该步骤可以与步骤1016、1018和/或1020中的一个或更多个同时地进行。共同地，步骤1016、1018和/或1020对以第一参考电平进行感测的结果与以第二感测电平进行感测的结果进行比较。在步骤1016中，对第一锁存器集合中的结果与第二锁存器集合中的结果进行比较。在步骤1018中，将锁存器比较的结果存储在第三数据锁存器集合中。在步骤1020中，确定不匹配计数。这是基于第三数据锁存器集合中的数据。以下讨论的图12提供能够执行步骤1016、1018及1020的比较电路724的一种实施方式的细节。

在一种实施方式中，在执行步骤1014时执行步骤1016和1018。在执行步骤1014时执行步骤1020是可选的。步骤1020可以包括累加不匹配的总数。在步骤1014正被执行时累加处理可以开始。然而，在步骤1014正被执行时累加处理可以结束或者可以不结束。累加处理可以直至步骤1022被执行才开始。

在步骤1022中，以第三参考电平进行感测。例如，以参考电平R2进行感测。这可以类似于步骤1004，但是具有不同的参考电平。如所注意到的那样，可以与步骤1022同时地执行确定不匹配计数(步骤1020)的全部或一部分。

在步骤1024中，将以第三参考电平进行感测的结果存储在第一数据锁存器集合中。例如，可以将结果存储在DL1锁存器的集合中。注意，这是原先保存以第一参考电平进行感测的结果的数据锁存器的集合。

在步骤1026中，针对以第四参考电平进行感测建立条件。例如，建立用于以参考电平R3进行感测的条件。该步骤可以与步骤1028、1030和/或1032中的一个或更多个同时地进行。共同地，步骤1028、1030和/或1032对以第二参考电平进行感测的结果与以第三参考电平进行感测的结果进行比较。在步骤1028中，对第一锁存器集合中的结果与第二锁存器集合中的结果进行比较。在步骤1030中，将锁存器比较的结果存储在第三数据锁存器集合中。在步骤1032中，确定不匹配计数。这是基于第三数据锁存器集合中的数据。

图12描绘了可以用于比较两个数据锁存器集合中的结果的硬件的一种实施方式的框图。该硬件可以用于步骤1016、1018、1020、1028、1030及1032。替选地，电路724的一些功能可以以软件来执行(例如，通过在处理器上执行指令)。图12描绘了数据锁存器DL1和DL2。锁存器DL1被称为第一数据锁存器集合。锁存器DL2被称为第二数据锁存器集合。这些对应于在图3中描绘的数据锁存器。注意，在一种实施方式中，电路900将感测结果存储在锁存器DL1和DL2中。

在一种实施方式中，每个数据锁存器存储一位。比较逻辑1202被配置成对DL1和DL2中的结果进行比较并且将比较的结果存储在TAG锁存器1204中。特定地，比较逻辑1202确定DL1中的结果是否不同于DL2中的结果。本文中将不同的结果称为“不匹配”。本文中将TAG锁存器1204称为第三数据锁存器集合。注意，在该示例中，每个DL1和DL2锁存器对可以存在一个TAG锁存器1204。然而，并不要求。在一种实施方式中，与DL1和DL2锁存器对相比，存在更少的TAG锁存器1204。以另一方式陈述，可以存在比电路900更少的TAG锁存器。

累加器1206被配置成计算TAG锁存器1204中的不匹配的数量的总数。在一种实施方式中，在不匹配计数达到特定值之后累加器1206停止计数。注意，根据一种实施方式，没必要知悉不匹配的精确数量，尤其是在数量相当大时。注意，如果与电路900相比存在更少的TAG锁存器1204，则可以用来自电路900的集合的数据来加载TAG锁存器1204，并且用存储在累加器1206中的结果对TAG锁存器1204进行扫描。然后，可以用来自电路900的不同集合的数据重新加载TAG锁存器1204，并且再次扫描以累加另外的结果。

比较逻辑1202可以使用用于执行比较的多种技术。一种技术是在DL1中的位与DL2中的位之间执行逻辑异或。然而，可以使用除逻辑异或以外的技术。

在一种实施方式中，使用等式1中的逻辑表达式。

TAG＝DL1与非DL2(1)

在一种实施方式中，使用等式2中的逻辑表达式。

TAG＝非DL1与DL2(2)

在一种实施方式中，比较逻辑1202在使用以上两个等式之间交替。注意，严格来讲，以上两个等式都不等同于异或。以下将用以阐述为何使用这两个等式能够确定不匹配计数。假设存储器单元被以逐步更高的参考电平进行感测。给定存储器单元的V_T可能在初始参考电平以上。在这种情况下，存储器单元不应当传导电流。从而，出于例示起见，锁存器可以存储“1”。随着感测进行至更高参考电平，最终V_T可以在参考电平以下。在这种情况下，存储器单元应当传导电流。因此，锁存器(可能为DL1或DL2)可以被分配“0”。当然，在不同实现方式中，“1”和“0”的使用可以反转。在一种实施方式中，假设一旦存储器单元开始传导电流，存储器单元将以更高参考电平传导电流。这使得能够使用“与”运算代替异或。注意，“与”运算可以比“异或”更快地执行。从而，可以减少扫描时间，这可以有助于扫描配合在读取内。

在两个等式之间切换的原因如下。在一些实施方式中，将针对R0的结果存储在DL1中，然后将针对R1的结果存储在DL2中，然后将针对R2的结果存储在DL1中等等。这可以节省数据锁存器。然而，注意，当在R0与R1之间比较时，DL2包含针对更高参考电平的结果。然而，当在R1与R2之间比较时，DL1包含针对更高参考电平的结果。哪个锁存器包含针对更高参考电平的这种反转是为何在等式1与等式2之间进行切换的原因。

以下两个表有助于进一步例示。

表I

表II

表I涵盖以R0进行感测的结果与以R1进行感测的结果进行比较的情况。在该示例中，“0”指示存储器单元在传导。不期望存储器单元在达到更高参考电平时从传导至传导。这是被标记为无效的情况。因此，不匹配正确地捕捉到存储器单元从不传导至传导的情况。

表II涵盖了以R1进行感测的结果被与以R2进行感测的结果进行比较的情况。在这种情况下，DL1包含当以更高参考电压进行感测时的结果。(标记的)无效情况对应于存储器单元从传导至不传导。因此，不匹配正确地捕捉到存储器单元从不传导至传导的情况。

从而，两个表示出了该技术正确地检测到存储器单元从不传导至传导的情况。可以将逻辑改变以处理从较高电压至较低电压的逐步地感测。

本文中公开的一种实施方式包括一种非易失性存储装置，该非易失性存储装置包括多个非易失性存储元件和与所述多个非易失性存储元件进行通信的读取调节电路装置。读取调节电路装置包括读取电路、比较电路以及确定电路。读取电路被配置成以参考电平的集合来读取所述多个非易失性存储元件的组。比较电路被配置成：当读取电路以集合中的除参考电平对中的参考电平以外的参考电平来读取非易失性存储元件组时，对以该对中的一个参考电平读取该组的结果与以该对中的另一参考电平读取该组的结果进行比较。确定电路被配置成：基于对以参考电平对中的一个参考电平读取该组的结果与以参考电平对中的另一参考电平读取该组的结果的比较，确定经调节的读取电平。

本文中公开的一种实施方式包括一种方法，该方法包括以下。以参考电平的有序集合中的参考电平来感测非易失性存储元件组，包括或者以逐步更高的参考电平来感测或者以逐步更低的参考电平来感测。存储以参考电平的有序集合感测该组的结果。针对有序集合中的一个或更多个相邻参考电平对，确定组中的非易失性存储元件是否具有在相邻参考电平对之间的阈值电压，同时针对以集合中的除该对中的参考电平以外的另一参考电平进行感测建立条件。对组中具有在每个对中的两个参考电平之间的阈值电压的非易失性存储元件进行计数。基于该计数确定动态读取电平。

本文中公开的一种实施方式包括非易失性存储装置，该非易失性存储装置包括多个非易失性存储元件、与非易失性存储元件相关联的第一数据锁存器集合、与非易失性存储元件相关联的第二数据锁存器集合、以及与多个非易失性存储元件、第一数据锁存器集合及第二数据锁存器集合进行通信的控制电路装置。控制电路装置被配置成以单调地改变电压电平的序列的第一电压电平来对多个非易失性存储元件的组进行感测。控制电路装置被配置成将以第一电压电平进行感测的结果存储在第一锁存器集合中。控制电路装置被配置成以电压电平序列中的第二电压电平来感测非易失性存储元件组。控制电路装置被配置成将以第二电压电平进行感测的结果存储在第二锁存器集合中。控制电路装置被配置成：在控制电路装置针对以序列中的第三电压电平感测非易失性存储元件组建立条件时，基于第一锁存器集合和第二锁存器集合中的结果，确定组中具有在第一电压电平与第二电压电平之间的阈值电压的非易失性存储元件的第一计数。控制电路装置被配置成基于第一计数确定是否找到了动态读取电平。控制电路装置被配置成在找到了动态读取电平的情况下跳过以第三电压电平对多个非易失性存储元件进行的感测。控制电路装置被配置成在尚未找到动态读取电平的情况下以第三电压电平来感测非易失性存储元件组。控制电路装置被配置成将以第三电压电平进行感测的结果存储在第一锁存器集合中。控制电路装置被配置成：基于第一锁存器集合和第二锁存器集合中的结果，确定组中多少非易失性存储元件具有在第二电压电平与第三电压电平之间的阈值电压的第二计数。控制电路装置被配置成基于第三电压电平确定用于非易失性存储元件组的动态读取电平。

在各种实施方式中，用于以参考电平的集合来对多个非易失性存储元件的组进行读取的读取装置可以包括读取电路722、感测电路装置900、读/写电路128、状态机112、控制器122和/或其他硬件。其他实施方式可以包括用于以参考电平的集合来对多个非易失性存储元件的组进行读取的类似或等同装置。

在各种实施方式中，用于在读取装置以集合中的除参考电平对中的参考电平以外的参考电平来读取非易失性存储元件组时对以该对中的一个参考电平读取组的结果与以该对中的另一参考电平读取组的结果进行比较的比较装置可以包括比较电路724、数据锁存器DL1、DL2、比较逻辑1202、TAG寄存器1204、累加器1206、状态机112、控制器122和/或其他硬件。其他实施方式可以包括用于在读取装置以集合中的除参考电平对中的参考电平以外的参考电平来读取非易失性存储元件组时对以该对中的一个参考电平读取组的结果与以该对中的另一参考电平读取组的结果进行比较的类似或等同装置。

在各种实施方式中，用于基于对以参考电平对中的一个参考电平读取组的结果与以参考电平对中的另一参考电平读取组的结果的比较来确定经调节的读取电平的确定装置可以包括确定电路726、状态机112、代码/参数113、处理器122c、控制器122、RAM 122b、ROM 122a和/或其他硬件。其他实施方式可以包括用于基于对以参考电平对中的一个参考电平读取组的结果与以参考电平对中的另一参考电平读取组的结果的比较来确定经调节的读取电平的类似或等同装置。

本领域技术人员将认识到该技术并不限于所描述的二维和三维示例性结构，而是涵盖在本文中描述的以及本领域技术人员理解的技术的精神和范围内的所有相关存储器结构。出于说明和描述的目的呈现了对本发明的在前详细描述。所述详细描述并不意在穷举或将本发明限制为所公开的确切形式。根据以上教示可以进行很多修改和变型。选择所描述的实施方式以最佳地解释本发明的原理及其实际应用，从而使得本领域技术人员能够适合所构思的特定应用而在各种实施方式中和与各种修改一起最佳地利用本发明。意在由所附权利要求来限定本发明的范围。

Claims (15)

1.一种非易失性存储装置，包括：

多个非易失性存储元件；

与所述多个非易失性存储元件通信的读取调节电路装置(720)，其中，所述读取调节电路装置包括：

读取电路(722)，其被配置成以参考电平的集合来读取所述多个非易失性存储元件的组；

比较电路(724)，其被配置成：在所述读取电路以所述集合中除参考电平对中的参考电平以外的参考电平来读取非易失性存储元件组时，对以所述对中的一个参考电平读取所述组的结果与以所述对中的另一参考电平读取所述组的结果进行比较；以及

确定电路(726)，其被配置成：基于对以所述参考电平对中的一个参考电平读取所述组的结果与以所述参考电平对中的另一参考电平读取所述组的结果的比较，确定经调节的读取电平。

2.根据权利要求1所述的非易失性存储装置，其中，所述读取电路被配置成：

在以所述对中的参考电平进行的读取之间，将施加至与所述非易失性存储元件组的控制栅耦接的字线的电压从所述对中的一个参考电平改变成所述对中的另一参考电平，而不将字线电压降低至接地。

3.根据权利要求2所述的非易失性存储装置，其中，所述参考电平的集合是参考电平的有序集合，其中，所述比较电路被配置成：

在所述读取电路将施加至所述字线的电压改变成所述有序集合中紧接在所述参考电平对之后的参考电平时，对以所述参考电平对读取所述组的结果进行比较。

4.根据权利要求1或2所述的非易失性存储装置，其中，所述参考电平的集合是参考电平的有序集合，其中，所述读取电路被配置成：

针对以所述参考电平的集合感测所述非易失性存储元件组来建立条件；以及

在建立了所述条件的情况下以所述参考电平的集合感测所述非易失性存储元件组；

其中，所述比较电路被配置成：

在所述读取电路针对以所述有序集合中紧接在所述参考电平对之后的参考电平感测所述非易失性存储元件组来建立条件时，对以所述参考电平对感测所述组的结果进行比较。

5.根据权利要求1或2所述的非易失性存储装置，其中，被配置成以所述参考电平的集合来读取所述非易失性存储元件组的所述读取电路包括被配置成如下的读取电路：

在与所述组中的非易失性存储元件中的每一个相关联的相应感测节点处建立电压；以及

对所述感测节点进行采样以建立所述组中的非易失性存储元件中的每一个的条件；

其中，被配置成在所述读取电路以所述集合中除参考电平对中参考电平以外的参考电平来读取所述非易失性存储元件组时、对以所述对中的一个参考电平读取所述组的结果与以所述对中的另一参考电平读取所述组的结果进行比较的所述比较电路包括被配置成如下的比较电路：

在所述读取电路在与所述组中的非易失性存储元件中的每一个相关联的感测节点处建立电压用于以所述集合中紧接在所述参考电平对之后的参考电平进行感测时，对所述组中的非易失性存储元件中的每一个针对所述对中的一个参考电平的条件与所述组中的每个相应的非易失性存储元件针对所述对中的另一参考电平的条件进行比较。

6.根据权利要求1至3中任一项所述的非易失性存储装置，其中，所述读取电路还被配置成：

针对以所述参考电平的集合以外的参考电平感测所述非易失性存储元件组来建立条件；以及

响应于所述确定电路确定已找到所述经调节的读取电平，跳过以所述参考电平的集合以外的参考电平来感测所述非易失性存储元件组。

7.根据权利要求1至3中任一项所述的非易失性存储装置，其中，所述参考电平的集合包括第一对参考电平和第二对参考电平，并且其中，所述比较电路还被配置成：

在所述读取电路以第三参考电平读取所述非易失性存储元件组时，确定以所述第一对中的第一参考电平读取的结果与以所述第一对中的第二参考电平读取的结果的不同大于阈值，其中，所述第二对包括第四参考电平和第五参考电平，其中，所述第三参考电平位于所述第二参考电平与所述第四参考电平之间；

响应于确定以所述第一对中的所述第一参考电平读取的结果与以所述第一对中的所述第二参考电平读取的结果的不同大于所述阈值，指示所述读取电路跳过以所述第三参考电平对所述非易失性存储元件组的感测。

8.根据权利要求1至3中任一项所述的非易失性存储装置，其中，所述参考电平的集合包括第一对参考电平和第二对参考电平，其中，所述第一对与第一参考电平和第二参考电平相关联，其中，所述第二对与所述第二参考电平和第三参考电平相关联，

其中，被配置成对以参考电平对中的一个参考电平读取所述组的结果与以所述对中的另一参考电平读取所述组的结果进行比较的所述比较电路包括被配置成如下的比较电路：确定在以所述第一参考电平与以所述第二参考电平进行读取的结果之间的第一差，以及确定以所述第二参考电平与以所述第三参考电平进行读取的结果之间的第二差；以及

其中，所述比较电路还被配置成：响应于确定所述第二差比所述第一差要大比阈值量大的量，指示所述读取电路跳过以所述集合中的、超过所述第三参考电平的第四参考电平对所述非易失性存储元件组的感测。

9.根据权利要求1至3中任一项所述的非易失性存储装置，还包括：

非易失性存储元件的三维阵列，其中，所述多个非易失性存储元件存在于所述非易失性存储元件的三维阵列中。

10.根据权利要求1至3中任一项所述的非易失性存储装置，其中，所述集合中的参考电平的电压量值单调地变化。

11.根据权利要求1至3中任一项所述的非易失性存储装置，其中，被配置成以所述参考电平的集合来读取所述非易失性存储元件组的所述读取电路包括被配置成如下的读取电路：

将以所述集合中的第一参考电平对所述非易失性存储元件组进行感测的结果存储在第一锁存器集合中；

将以所述集合中、在所述第一参考电平之后的第二参考电平对所述非易失性存储元件组进行感测的结果存储在第二锁存器集合中。

12.根据权利要求11所述的非易失性存储装置，其中，被配置成在所述读取电路以所述集合中除参考电平对中的参考电平以外的参考电平来读取所述非易失性存储元件组时、对以所述对中的一个参考电平读取所述组的结果与以所述对中的另一参考电平读取所述组的结果进行比较的所述比较电路包括被配置成如下的比较电路：

在所述读取电路针对所述集合中、在所述第二参考电平之后的第三参考电平建立条件时，对所述第一锁存器集合中的结果与所述第二锁存器集合中的结果进行比较。

13.根据权利要求12所述的非易失性存储装置，其中，被配置成在所述读取电路以所述集合中除参考电平对中的参考电平以外的参考电平来读取所述非易失性存储元件组时、对以所述对中的一个参考电平读取所述组的结果与以所述对中的另一参考电平读取所述组的结果进行比较的所述比较电路包括被配置成如下的比较电路：

在所述读取电路针对所述第三参考电平建立条件时，将所述第一锁存器集合与所述第二锁存器集合的比较的结果存储在第三锁存器集合中；以及

在所述读取电路以所述第三参考电平来感测所述非易失性存储元件组时，分析所述第三锁存器集合中的所述结果。

14.根据权利要求12所述的非易失性存储装置，其中，被配置成对所述第一锁存器集合中的结果与所述第二锁存器集合中的结果进行比较的所述比较电路包括被配置成如下的比较电路：

对所述第一锁存器集合中的结果与所述第二锁存器集合中的结果的反执行逻辑与。

15.一种方法，包括：

以参考电平的有序集合中的参考电平来感测非易失性存储元件组，包括以逐步更高的参考电平来感测或者以逐步更低的参考电平来感测(1004，1010，1022)；

存储以参考电平的所述有序集合感测所述组的结果(1006，1012，1024)；

针对所述有序集合中的一对或更多对相邻参考电平，确定所述组中的非易失性存储元件是否具有在所述相邻参考电平的对之间的阈值电压，同时针对以所述集合中除所述对中的参考电平以外的另一参考电平进行感测建立条件(1016，1018，1028，1030)；

确定所述组中具有在每个对中的两个参考电平之间的阈值电压的非易失性存储元件的计数(1020，1032)；以及

基于所述计数确定动态读取电平(706)。