CN106134524B - 一种高速qpsk信号位同步方法 - Google Patents

Abstract

本发明公开一种高速QPSK信号位同步方法，该方法在相位域里对QPSK信号进行定时偏差的检测，通过检测到的偏差值控制可编程乘法器系数产生模块产生不同的乘法器系数，在频域通过乘法器系数的调整完成定时偏差的校正，从而完成高速QPSK信号的全数字并行位同步。本发明针对高速QPSK信号特性，该同步方法实现结构简单，硬件资源开销小，同步速度快，对输入信号的幅度动态不敏感，具有很宽的幅度动态适应性，可以应用到宽带卫星通信系统、中继卫星通信系统以及其它需要宽带通信的通信系统中，有着广泛的市场应用前景。

Description

一种高速QPSK信号位同步方法

技术领域

本发明涉及一种高速QPSK信号位同步方法，尤其涉及一种针对高速QPSK信号全数字并行接收的位同步方法，可以应用到宽带卫星通信系统、中继卫星通信系统以及其它需要宽带通信的通信系统中。

背景技术

全数字位同步技术是全数字并行接收机的核心技术，其算法及实现结构关系到整个全数字并行接收机整机功能和性能好坏。针对高速QPSK信号的特点，同时结合现有高等级FPGA器件资源规模较小、器件速度较慢等特点，研究低复杂度、同步性能好的同步算法成为关键。高速QPSK数字解调器所用的解调算法，和低速时并没有本质区别，都是由同步、解调、同步跟踪等部分组成。但在高速QPSK解调时，符号速率已经和数字解调器的工作时钟相当、甚至更高，采样速率就更高了，这给解调器的实现带来了很大的困难。在这种情况下，必须采用并行解调算法，对数据进行并行处理，使得除了一部分模块工作在高速时钟下以外，其它大部分模块都工作在低速的时钟下。

并行解调算法分为时域并行解调算法和频域并行解调算法，它们的区别在于，时域并行解调算法是在时域内，通过多相处理的方法，完成信号的同步解调；而频域并行解调算法是将采样数据先进行离散傅里叶变换(DFT)变换到频域，在频域内完成信号的同步解调，再通过离散傅里叶逆变换(IDFT)变换到时域。频域并行解调与时域并行解调各有优缺点，同步解调过程中的不同模块适合采用不同的并行处理结构。现有技术多采用图1所示的全数字并行位同步处理结构，该方法在时域采用并行Gardner算法完成位同步误差的检测，在频域通过相位旋转来完成位同步误差的校正。但采用图1所示全数字并行位同步方法带来的缺点是：同步时间长，不利于突发信号的传输；同步性能对幅度动态敏感，不利于高速高幅度动态信号的传输；FPGA实现该算法时占用大量的乘法器资源，不利于星载全数字并行接收机的硬件实现。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种高速QPSK信号位同步方法，利用频域与相位域相结合进行全数字并行位同步，该方法实现复杂度低、同步速度快且具有很宽的幅度动态适应性。

本发明的技术解决方案是：一种高速QPSK信号位同步方法，步骤如下：

(1)首先将高速QPSK信号经过串并变换形成低速QPSK信号，再将低速QPSK信号通过DFT变换从时域变换到频域，在频域中对QPSK信号进行定时偏差调整；

(2)通过IDFT变换将步骤(1)得到的频域QPSK信号再次变换到时域，将经过IDFT变换的QPSK信号进行求相位计算，得到对幅度动态不敏感的32路并行相位信号；

(3)在步骤(2)形成的相位域里对QPSK信号进行定时偏差的检测，检测方法是：将32路并行相位信号中第x路相位信号采样点作为基准采样点，分别计算第x路相位信号的之前点、当前点和之后点的统计量，根据统计量的大小给出定时偏差的控制信息，控制信息采用3bits表示，其中010代表当前点是最佳采样点，100代表之前点为最佳采样点，001代表之后点为最佳采样点，之前点统计量EST_last、当前点统计量EST_now、之后点统计量EST_next的计算公式分别为：

${\mathrm{EST}}_{last}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+(i-1)\×8\]-p\[x-6+(i-1)\×8\]|+|p\[x+1+(i-1)\×8\]-p\[x-5+(i-1)\×8\]\left|\right\}$

${\mathrm{EST}}_{now}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+2+(i-1)\×8\]-p\[x-4+(i-1)\×8\]|+|p\[x+3+(i-1)\×8\]-p\[x-3+(i-1)\×8\]\left|\right\}$

${\mathrm{EST}}_{next}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+4+(i-1)\×8\]-p\[x-2+(i-1)\×8\]|+|p\[x+5+(i-1)\×8\]-p\[x-1+(i-1)\×8\]\left|\right\}$

其中P为采样点的相位值，L为统计码元的长度，x为基准采样点；

(4)根据步骤(3)得到的控制信息产生不同的乘法器系数，将乘法器系数与经过DFT变换后的频域QPSK信号相乘完成对定时偏差的校正，完成高速QPSK信号的并行位同步。

所述步骤(4)中乘法器系数产生的方法是：地址产生器根据控制信息产生不同的控制地址，不同的控制地址控制32个深度均为32的分布式ROM输出不同组的滤波器系数，其中32个分布式ROM的相同地址空间存储一组乘法器系数。

本发明与现有技术相比的优点在于：本发明针对高速QPSK信号特性，该方法在相位域里对QPSK信号进行定时偏差的检测，通过检测到的偏差值控制可编程乘法器系数产生模块产生不同的乘法器系数，在频域通过乘法器系数的调整完成定时偏差的校正，从而完成高速QPSK信号的全数字并行位同步。该同步方法实现结构简单，硬件资源开销小，同步速度快，对输入信号的幅度动态不敏感，具有很宽的幅度动态适应性。

附图说明

图1为现有技术采用的全数字并行位同步处理结构原理图；

图2为本发明的并行位同步处理工作原理图；

图3为本发明时域QPSK信号变换为相位域信号原理图；

图4为本发明相位域位同步定时偏差检测的FPGA实现结构图；

图5为本发明产生可编程乘法器系数的FPGA实现结构图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步详细的描述：

位同步即找最佳采样点的过程，位同步算法的关键问题是对采样点误差量的统计方法，对不同的信号有不同的统计方式。对于QPSK信号，对采样点误差量的统计可以利用相位来做，通过在相位域里检测定时偏差，通过检测到的偏差值控制可编程乘法器系数产生模块产生不同的乘法器系数，在频域通过乘法器系数的调整完成定时偏差的校正，从而完成高速QPSK信号的全数字并行位同步。如图2所示，本发明设计的频域、相位域相结合的全数字并行位同步算法主要由6个模块构成，分别是串并变换模块、DFT模块、IDFT模块、求相位模块、相位域位同步偏差检测模块以及可编程乘法器系数产生模块。并串变换模块、DFT变换模块、IDFT变换模块属于成熟模块，相关文献都有详细介绍，下面主要详细介绍求相位模块、相位域位同步偏差检测模块以及可编程乘法器系数产生模块。

图3为时域QPSK信号变换为相位域信号的原理图，求相位模块采用CORDIC算法原理，具体用FPGA实现时调用Xilinx公司成熟的coridc IP核，该模块的作用是将经过IDFT变换的QPSK信号进行求相位计算，得到对幅度动态不敏感的32路并行相位信号。在使用coridc IP核时，输入输出参数的宽度选择要特别注意，不同的输入输出宽度将影响位同步算法所适应的幅度动态范围及整个算法所需要的硬件资源。一般输入宽度比前级模块满量程宽度多1位，输出宽度≥14bits，如果需要更高的动态范围，输出宽度需要相应的增加。该模块具体使用时，要根据系统的设计折衷选择输入输出参数，本发明选用输出宽度14bits，从而达到性能和复杂度的平衡。

相位域位同步偏差检测模块根据QPSK信号的特点，通过对之前点、当前点、之后点这三个统计量进行比较，根据统计量的大小给出定时偏差的控制信息。下面具体分析该算法的工作流程，位同步即找最佳采样点的过程，位同步算法的关键问题是对采样点误差量的统计方法，对不同的信号有不同的统计方式。对于QPSK信号，对采样点误差量的统计可以利用相位来做，没有成形之前，理论上一个码元内信号的相位值是相等的，即位于一个特定的星座点上；成形之后，由于成形引起的码间干扰，一个码元内信号的相位不再相等，只有最佳采样点的相位还是在原来的星座点上，但一个码元内相位差绝对值的最大值与此码元和其它码元的相位差绝对值比较，还是很小的，若对一段码元取平均，则会发现一个码元之内的相位差绝对值之和最小，利用这个特点可以准确定位及跟踪最佳采样点。

在相位域进行位同步定时偏差检测的具体FPGA实现框图如图4所示，求平均模块1代表之前点统计量的平均值，求平均模块2代表当前点统计量的平均值，求平均模块3代表之后点统计量的平均值，比较模块根据3个模块中统计量的大小产生控制信息，输出控制信息为3bits，010代表当前点是最佳采样点，100代表之前点为最佳采样点，001代表之后点为最佳采样点。在以上式子中，为了便于算法的直观理解，基准采样点并不知道，在此用x表示，其统计量的表达式如下所示，无论x取什么值，不影响算法的同步性能，只是参考基点发生了变化。

${\mathrm{EST}}_{last}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+(i-1)\×8\]-p\[x-6+(i-1)\×8\]|+|p\[x+1+(i-1)\×8\]-p\[x-5+(i-1)\×8\]\left|\right\}$

${\mathrm{EST}}_{now}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+2+(i-1)\×8\]-p\[x-4+(i-1)\×8\]|+|p\[x+3+(i-1)\×8\]-p\[x-3+(i-1)\×8\]\left|\right\}$

${\mathrm{EST}}_{next}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+4+(i-1)\×8\]-p\[x-2+(i-1)\×8\]|+|p\[x+5+(i-1)\×8\]-p\[x-1+(i-1)\×8\]\left|\right\}$

图4中的x＝5，则前一点、当前点和下一点是最佳采样点的度量值分别是：

${\mathrm{EST}}_{last}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\left(5\right)-p(-1)|+|p\left(6\right)-p\left(0\right)|+|p\left(13\right)-p\left(7\right)|+|p\left(14\right)-p\left(8\right)|+.......+|p\[6+(L-1)\×8\]-p\[0+(L-1)\×8\]\left|\right\}$

${\mathrm{EST}}_{now}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\left(7\right)-p\left(1\right)|+|p\left(8\right)-p\left(2\right)|+|p\left(15\right)-p\left(9\right)|+|p\left(16\right)-p\left(10\right)|+.......+|p\[8+(L-1)\×8\]-p\[2+(L-1)\×8\]\left|\right\}$

${\mathrm{EST}}_{next}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\left(9\right)-p\left(3\right)|+|p\left(10\right)-p\left(4\right)|+|p\left(17\right)-p\left(11\right)|+|p\left(18\right)-p\left(12\right)|+.......+|p\[10+(L-1)\×8\]-p\[4+(L-1)\×8\]\left|\right\}$

其中P代表正交采样点的相位值，L是统计码元的长度，其长度的选择需要根据信噪比的大小和系统最大符号偏差折衷选取。通过对三个统计量进行比较，最小值对应统计量所代表的采样点为最佳采样点。

可编程乘法器系数产生模块根据相位域位同步偏差检测模块输出的控制信息来产生不同的乘法器系数，从而完成对位定时偏差的校正。因为时域的偏移对应于频域的相位旋转，即因此若要对最佳采样点进行调整，只需要在频域内对滤波器的系数乘以一个相位旋转因子即可。若最佳采样点调整的最小单位为t₀＝δT_s，对于离散频谱，有f＝kf_s/N，则相位旋转因子为具体FPGA实现时，可将要调节的所有乘法器系数按照一定的地址关系存储到一个ROM中，存储地址与相位域位同步偏差检测模块输出的定时偏信号存在对应关系。该算法的具体FPGA实现模块如图5所示，在图5中共包括32个深度分别是32的分布式ROM，32个分布式ROM同一地址空间存储一组乘法器系数，每一组系数分别是基本滤波器系数以及基本滤波器系数的相位旋转量，不同的地址对应不同组的滤波器系数。滤波器系数受地址产生器控制，地址产生器根据相位域位同步偏差检测模块输出的3bits控制量产生不同的控制地址，从而完成可编程乘法器系数的产生。由于存储器深度为32，所以共需5bits的控制地址，当输入相位控制字为010时，控制地址不变；当输入相位控制字为100时，控制地址加1；当输入相位控制字为001时，控制地址减1，控制地址的更新时间为64个符号周期。工作时钟提供各模块工作时所需的驱动钟。在实际实现时，为了节约FPGA中的块RAM资源，调用XILINX的分布式ROM核，用FPGA中少量的逻辑资源完成可编程乘法器系数产生模块的产生。

通过以上设计，本发明的主要性能可以达到：

同步时间：位同步时间的具体值和输入信号的信噪比密切相关，当Eb/NO≥7.5dB时，同步时间小于128个符号周期，同步精度可以达到1/32码元周期。

幅度动态范围：由于位定时偏差的检测是在对输入信号幅度不敏感的相位域里进行，所以本发明不需要数字AGC环路就可以达到35dB的幅度动态范围。

复杂度：本发明用FPGA实现时，位定时偏差的检测不需要乘法器资源，整个算法资源消耗小，适合于宇航级可编程器件的实现。

本发明未详细描述内容为本领域技术人员公知技术。

Claims (3)

1.一种高速QPSK信号位同步方法，其特征在于步骤如下：

(1)首先将高速QPSK信号经过串并变换形成低速QPSK信号，再将低速QPSK信号通过DFT变换从时域变换到频域，在频域中对QPSK信号进行定时偏差调整；

(2)通过IDFT变换将步骤(1)得到的频域QPSK信号再次变换到时域，将经过IDFT变换的QPSK信号进行求相位计算，得到对幅度动态不敏感的32路并行相位信号；

(3)在步骤(2)形成的相位域里对QPSK信号进行定时偏差的检测，检测方法是：将32路并行相位信号中第x路相位信号采样点作为基准采样点，分别计算第x路相位信号的之前点、当前点和之后点相位差的统计量，根据统计量的大小给出定时偏差的控制信息，控制信息采用3bits表示，其中010代表当前点是最佳采样点，100代表之前点为最佳采样点，001代表之后点为最佳采样点，之前点相位差的统计量EST_last、当前点相位差的统计量EST_now、之后点相位差的统计量EST_next的计算公式分别为：

${\mathrm{EST}}_{last}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+(i-1)\×8\]-p\[x-6+(i-1)\×8\]|+|p\[x+1+(i-1)\×8\]-p\[x-5+(i-1)\×8\left|\right\}$

${\mathrm{EST}}_{now}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+2+(i-1)\×8\]-p\[x-4+(i-1)\×8\]|+|p\[x+3+(i-1)\×8\]-p\[x-3+(i-1)\×8\]\left|\right\}$

${\mathrm{EST}}_{next}=\underset{i=1}{\overset{L}{\Σ}}\left\{\right|p\[x+4+(i-1)\×8\]-p\[x-2+(i-1)\×8\]|+|p\[x+5+(i-1)\×8\]-p\[x-1+(i-1)\×8\]\left|\right\}$

其中P为采样点的相位值，L为统计码元的长度，x为基准采样点；

(4)根据步骤(3)得到的控制信息产生不同的乘法器系数，将乘法器系数与经过DFT变换后的频域QPSK信号相乘完成对定时偏差的校正，完成高速QPSK信号的并行位同步。

2.根据权利要求1所述的一种高速QPSK信号位同步方法，其特征在于：所述步骤(2)中求相位计算采用CORDIC算法。

3.根据权利要求1所述的一种高速QPSK信号位同步方法，其特征在于：所述步骤(4)中乘法器系数产生的方法是：地址产生器根据控制信息产生不同的控制地址，不同的控制地址控制32个深度均为32的分布式ROM输出不同组的滤波器系数，其中32个分布式ROM的相同地址空间存储一组乘法器系数。