CN106104695B - 通过擦除状态修改的存储器单元保持增强 - Google Patents

通过擦除状态修改的存储器单元保持增强 Download PDF

Info

Publication number
CN106104695B
CN106104695B CN201580012463.2A CN201580012463A CN106104695B CN 106104695 B CN106104695 B CN 106104695B CN 201580012463 A CN201580012463 A CN 201580012463A CN 106104695 B CN106104695 B CN 106104695B
Authority
CN
China
Prior art keywords
memory cell
resistance
state
resistor
programmed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580012463.2A
Other languages
English (en)
Other versions
CN106104695A (zh
Inventor
J·沃尔斯
S·穆拉利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Inc
Original Assignee
Microchip Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Technology Inc filed Critical Microchip Technology Inc
Publication of CN106104695A publication Critical patent/CN106104695A/zh
Application granted granted Critical
Publication of CN106104695B publication Critical patent/CN106104695B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种控制电阻性存储器单元的方法。针对所述存储器单元界定电阻阈值，其中如果所述单元的经检测电阻是在所述电阻阈值之上，那么电路将所述单元识别为经擦除，且如果所述经检测电阻在所述电阻阈值之下，那么将所述单元识别为经编程。通过施加电荷来跨所述单元的电解质切换区域形成细丝，其中具有所述经形成细丝的所述单元具有第一电阻。接着将所述单元擦除到具有大于所述第一电阻的第二电阻的经擦除状态。接着将所述单元编程到准经擦除状态，所述准经擦除状态具有在所述第一电阻与所述第二电阻之间且在所述电阻阈值之上的第三电阻，使得所述单元由所述电路识别为经擦除。接着，可将所述单元维持于所述准经擦除状态中。

Description

通过擦除状态修改的存储器单元保持增强
相关专利申请案
本申请案主张2014年4月29日申请的第61/985,993号美国临时申请案的权益，所述申请案的全文并入本文中。
技术领域
本发明涉及电阻性存储器单元，例如电阻性随机存取存储器(ReRAM)单元、导电桥接RAM(CBRAM)单元及类似存储器单元，且特定来说，本发明涉及用于提供在此类单元中的一致、可控制且持久经擦除状态的系统及方法。
背景技术
实验已经表明，在高温下维持高电阻(经擦除)状态对于CBRAM/ReRAM单元通常是一个挑战。相反，程序状态(低电阻)持续更稳定。典型氧化钆(GdO)CBRAM存储器单元可展现良好的保持(对于程序的长期存储)或良好的耐久性(对于数据操纵的循环操作)，但通常仅展现一者或另一者而非两者。举例来说，可以高温保持为代价(尤其在HRS(擦除)侧上)实现良好的耐久性。通常，电预处理(形成)决定单元是耐久性更好还是保持更好。
发明内容
本发明论述以下发明概念：与其试图将位擦除到其最高电阻状态，不如将所述位(从所述经擦除状态)编程到较高“准经擦除”电平，其提供如相比于将所述位擦除到其最高电阻状态的所述典型技术的更优异的高温(经擦除状态)数据保持特征。在一些实施方案中，这可影响擦除边际及/或操作窗口，但优点将是在时间(耐久性)及温度两者上的更稳定状态对。本发明的实施例包含新的或经修改的编程/擦除算法及存储器架构，以促进关于“准经擦除”操作的“浅程序之前擦除”的方法论。
本发明部分基于以下意料之外的最近发现：位的电阻状态的耐久性及保持与如何达到所述特定位电阻(通过编程或擦除)无关。这(例如)揭露于发表在2013年12月的IEDM的由J.R.詹姆森(J.R.Jameson)等人所撰的一篇IEDM论文“具有优异高温保持的导电桥存储器(Conductive-bridge memory(CBRAM)with excellent high-temperature retention)”中。
一些实施例提供一种控制电阻性存储器单元的方法。针对所述存储器单元界定电阻阈值，其中如果存储器单元的经检测电阻在所述电阻阈值之上，那么所述单元由电路识别为经擦除，且如果存储器单元的所述经检测电阻在所述电阻阈值之下，那么由所述电路识别为经编程。通过施加电荷来跨所述电阻性存储器单元的电解质切换区域形成细丝，其中具有所述经形成细丝的所述存储器单元具有第一电阻。接着将所述存储器单元擦除到具有大于所述第一电阻的第二电阻的经擦除状态。接着将所述存储器单元编程到准经擦除状态，所述准经擦除状态具有在所述第一电阻与所述第二电阻之间且在所述电阻阈值之上的第三电阻，使得所述存储器单元由所述电路识别为经擦除。可接着将所述单元维持于所述准经擦除状态中。
所述电阻性存储器单元可(例如)为导电桥接RAM(CBRAM)单元或电阻性随机存取存储器(ReRAM)单元。
在另一实施例中，所述方法也可包含将所述存储器单元编程到经编程状态，所述经编程状态具有在所述电阻阈值之下的第四电阻，使得所述存储器单元由所述电路识别为经编程。在一些实施例中，对应于所述准经擦除状态的所述第三电阻是对应于所述经编程状态的所述第四电阻的至少3倍、至少5倍或至少10倍。在一些实施例中，对应于所述准经擦除状态的所述第三电阻是在50kΩ与200kΩ之间，例如约100kΩ。
其它实施例提供一种用于管理电阻性存储器单元的系统，其包含：(a)电路，其经配置以确定所述电阻性存储器单元的状态；(b)电子器件，其存储针对所述存储器单元的电阻阈值，其中如果存储器单元的经检测电阻在所述电阻阈值之上，那么所述单元由所述电路识别为经擦除，且如果存储器单元的所述经检测电阻在所述电阻阈值之下，那么所述单元由所述电路识别为经编程；及(c)控制电子器件，其经配置以(i)通过施加电荷来跨所述电阻性存储器单元的电解质切换区域形成细丝，其中具有所述经形成细丝的所述存储器单元具有第一电阻，(ii)将所述存储器单元擦除到具有大于所述第一电阻的第二电阻的经擦除状态，且(iii)将所述存储器单元编程到准经擦除状态，所述准经擦除状态具有在所述第一电阻与所述第二电阻之间且在所述电阻阈值之上的第三电阻，使得所述存储器单元由所述电路识别为经擦除。可接着将所述单元维持于所述准经擦除状态中。
附图说明
在下文中参考图式论述实例实施例，其中：
图1展示根据一个实施例的包含电阻性存储器单元12(例如，CBRAM或ReRAM单元)的实例电路；
图2A到2F展示根据一个实施例的用于形成且编程电阻性存储器单元(例如，CBRAM或ReRAM单元)的实例方法；
图3展示根据本发明的实施例的针对常规编程过程接着是两个步骤的擦除过程的单元电阻中的改变；
图4指示展示根据一个实施例的(例如)在高温下的电阻性存储器单元的时间相依行为的说明性图表。
具体实施方式
图1展示根据一个实施例的实例电路10，所述实例电路10包含可如本文中所揭示的经形成且经编程的电阻性存储器单元12(例如，CBRAM或ReRAM单元)。电路10包含：存储器14，其存储针对存储器单元12的电阻阈值16；及控制电子器件20，所述控制电子器件20经配置以：(a)通过检测电阻性存储器单元12的电阻且将其与经存储的电阻阈值16进行比较来确定所述单元的状态(例如，经编程或经擦除)；及(b)控制存储器单元12的状态(例如，编程及擦除)。在下文中论述电路10的各种功能。
图2A到2F展示根据一个实施例的用于形成且编程电阻性存储器单元12(例如，CBRAM或ReRAM单元)的实例方法。如图2A中所展示，提供“初始(virgin)”电阻性存储器单元12，即，其中未形成导电细丝的存储器单元。举例来说，初始存储器单元12可为新制造的单元。初始存储器单元12通常具有非常高的电阻，例如在千兆欧姆(GΩ)范围中，例如1GΩ到100GΩ，如图2A中所展示。存储器单元12可包含由固态电解质切换区域40分离的顶部(有源)电极42及底部(无源)电极44。顶部接触件46可经导电耦合到顶部电极42。
可接着通过施加电荷或“应力”到单元12来跨电解质切换区域20形成导电细丝50以“形成”单元，如由图2B到2D中展示的进展所指示。如图2D中所展示的具有完全形成的导电细丝50的存储器单元具有(例如)在千欧姆(kΩ)范围中(例如，10kΩ到20kΩ)的低电阻。
可接着通过施加收缩导电细丝50的适当电荷来将单元12擦除到“经擦除”状态，由此增加单元12的电阻，如图2E中所展示。举例来说，经擦除单元12可具有在兆欧姆(MΩ)范围中(例如，0.5MΩ到100MΩ)的电阻，如图2E中所展示。
控制电路(例如，图1中展示的控制电子器件20)可接着将单元12编程(a)到典型“经编程”状态，如图2F(a)中所展示，或(b)编程到“准经擦除”状态，如图2F(b)中所展示。控制电路20可存储针对存储器单元的预设电阻阈值16，且可检测单元10的电阻，且如果经检测电阻在电阻阈值之上，那么将单元识别为“经擦除”(0值)且如果经检测电阻在电阻阈值之下，那么将单元识别为“经编程”(1值)。因此，控制电路20可选择性地(a)通过将单元10编程到在电阻阈值之下的预定义“经编程状态”电阻(通过施加使导电细丝50生长的适当电荷以界定预定义“经编程状态”电阻)而将单元放置于经编程状态中，或(b)通过将单元10编程到在电阻阈值之上的预定义“准经擦除状态”电阻(通过施加使导电细丝50生长的适当电荷以界定预定义“准经擦除状态”电阻)而将单元放置于准经擦除状态中。
图2F(a)展示经编程到经编程状态的存储器单元12，其中单元12经编程到在电阻阈值16之下的预定义“经编程状态”电阻。在所说明的实例中，“经编程状态”电阻约为10kΩ。图2F(b)展示经编程到准经擦除状态的单元12，其中单元12经擦除到在电阻阈值之上的预定义“准经擦除状态”电阻。在所说明的实例中，“准经擦除状态”电阻约为100kΩ。
电阻阈值16、预定义“经编程状态”电阻及预定义“准经擦除状态”电阻可具有任何适当值，所述值可为静态的或随时间推移被修改(自动地被修改或由经由任何适当用户接口的用户输入修改)。在一些实施例中，预定义“准经擦除状态”电阻是预定义“经编程状态”电阻的至少3倍。在一些实施例中，预定义“准经擦除状态”电阻是预定义“经编程状态”电阻的至少5倍。在特定实施例中，预定义“准经擦除状态”电阻是预定义“经编程状态”电阻的至少10倍。
在一些实例实施例中，预定义“准经擦除状态”电阻是在50kΩ与200kΩ之间(例如，100kΩ或约100kΩ)，而预定义“经编程状态”电阻是在1kΩ与20kΩ之间(例如，10kΩ或约10kΩ)。在此类实例实施例中，电阻阈值可为在预定义“准经擦除状态”电阻与预定义“经编程状态”电阻之间的任何值，例如在10kΩ与100kΩ之间或在30kΩ与80kΩ之间。仅作为一个实例，电阻阈值可为50kΩ或约50kΩ，“准经擦除状态”电阻可为100kΩ或约100kΩ，且“经编程状态”电阻可为10kΩ或约10kΩ。电阻阈值可居中于“准经擦除状态”电阻与“经编程状态”电阻之间，或可经偏置朝向两个值的一者。如本文中所使用，限定词“约”意为加或减10％。
控制电路20可基于并入有存储器单元12的电路的各种所要操作而选择性地使单元12的状态在经编程状态与准经擦除状态之间切换。在一些实施例中，将单元12置于准经擦除状态中的每一例子涉及擦除单元(例如，如图2E中所展示)且接着将单元编程到准经擦除状态(例如，如图2F(b)中所展示)的两个步骤的过程。
图3展示针对典型编程过程(标记为“Pr”的左边的椭圆形)接着是两个步骤的擦除过程(标记为“Er”的右边的椭圆形)的单元电阻中的改变。如上文中所论述，两个步骤的擦除过程可涉及擦除单元以增加单元电阻(例如，MΩ范围)，且接着将单元编程到准经擦除状态中到相对较高的电阻(如相比于经编程状态)(例如，100kΩ范围)。
图3也展示关于针对经由所揭示的编程操作获得的各种电阻值在200℃下的长期保持的测试数据，所述测试数据包含展示在擦除操作之后的长期效应的数据(由三角形指示)及展示在写入操作之后的长期效应的数据(由圆形指示)。如所展示，单元的电阻针对“经编程”范围内的全部电阻值(不管电阻是由写入还是擦除达到)在200℃下大体上稳定达非常长的时间段。
图4指示展示电阻性存储器单元(例如)在高温下的时间相依行为的说明性图表。如所展示，维持在高电阻擦除状态处的单元的电阻在一些时间之后迅速降低，这可导致跨单元电解质的自动(及非所要)细丝形成。相反，较低电阻单元操作随时间推移稳定得多，且实际上可随时间推移逐渐增加。

Claims (17)

1.一种控制具有二进制值0和1的电阻性存储器单元的方法，其包括：
针对所述存储器单元界定电阻阈值，其中如果所述存储器单元的经检测电阻是在所述电阻阈值之上，那么所述存储器单元由电路识别为经擦除且具有0值，且如果所述存储器单元的所述经检测电阻是在所述电阻阈值之下，那么所述存储器单元由所述电路识别为经编程且具有1值；
提供处于初始状态且在其中没有形成细丝的所述存储器单元，所述存储器单元的所述初始状态界定所述存储器单元的最大电阻值；
通过施加电荷来跨所述电阻性存储器单元的电解质切换区域形成细丝，其中具有经形成细丝的所述存储器单元具有在所述电阻阈值之下的第一电阻；
通过部分地收缩所述细丝来擦除所述存储器单元以界定经擦除状态，所述经擦除状态具有0值且具有大于所述第一电阻且在所述电阻阈值之上的但实质上小于所述存储器单元的所述最大电阻值的第二电阻；
将所述存储器单元编程到准经擦除状态，所述准经擦除状态具有0值且具有在所述第一电阻与所述第二电阻之间且在所述电阻阈值之上的第三电阻，使得所述存储器单元由所述电路识别为经擦除；
将所述存储器单元维持于所述准经擦除状态中直到重新编程所述存储器单元；及
将所述存储器单元编程到具有1值的经编程状态，且所述经编程状态具有在所述第一电阻与所述第三电阻之间且在所述电阻阈值之下的第四电阻，使得所述存储器单元由所述电路识别为已编程。
2.根据权利要求1所述的方法，其中所述电阻性存储器单元包括导电桥接RAM(CBRAM)单元。
3.根据权利要求1所述的方法，其中所述电阻性存储器单元包括电阻性随机存取存储器(ReRAM)单元。
4.根据权利要求1所述的方法，其中对应于所述准经擦除状态的所述第三电阻是对应于所述经编程状态的所述第四电阻的至少3倍。
5.根据权利要求1所述的方法，其中对应于所述准经擦除状态的所述第三电阻是对应于所述经编程状态的所述第四电阻的至少5倍。
6.根据权利要求1所述的方法，其中对应于所述准经擦除状态的所述第三电阻是对应于所述经编程状态的所述第四电阻的至少10倍。
7.根据权利要求1所述的方法，其中对应于所述准经擦除状态的所述第三电阻在50kΩ与200kΩ之间。
8.根据权利要求1所述的方法，其中对应于所述准经擦除状态的所述第三电阻约为100kΩ。
9.根据权利要求1所述的方法，其中与所述存储器单元的所述经擦除状态相关联的所述第二电阻比所述存储器单元的所述最大电阻值小一个数量级以上。
10.一种用于管理具有二进制值0和1的电阻性存储器单元的系统，其包括：
电路，其经配置以确定所述电阻性存储器单元的状态；
电子器件，其存储针对所述存储器单元的电阻阈值，其中如果所述存储器单元的经检测电阻是在所述电阻阈值之上，那么所述存储器单元由所述电路识别为经擦除且具有0值，且如果所述存储器单元的所述经检测电阻是在所述电阻阈值之下，那么所述存储器单元由所述电路识别为经编程具有1值；及
控制电子器件，其经配置以：
从所述电阻性存储器单元的初始状态形成所述电阻性存储器单元，所述电阻性存储器单元在所述初始状态中没有形成细丝且具有所述存储器单元的最大电阻值，其中形成所述电阻性存储器单元包括：通过施加电荷来跨所述电阻性存储器单元的电解质切换区域形成细丝，其中具有经形成细丝的所述存储器单元具有在所述电阻阈值之下的第一电阻；
通过部分地收缩所述细丝来擦除所述存储器单元以界定经擦除状态，所述经擦除状态具有0值且具有大于所述第一电阻且在所述电阻阈值之上的但实质上小于所述存储器单元的所述最大电阻值的第二电阻；
将所述存储器单元编程到准经擦除状态，所述准经擦除状态具有0值且具有在所述第一电阻与所述第二电阻之间且在所述电阻阈值之上的第三电阻，使得所述存储器单元由所述电路识别为经擦除；
将所述存储器单元维持于所述准经擦除状态中直到重新编程所述存储器单元；及
将所述存储器单元编程到具有1值的经编程状态，且所述经编程状态具有在所述第一电阻与所述第三电阻之间且在所述电阻阈值之下的第四电阻，使得所述存储器单元由所述电路识别为已编程。
11.根据权利要求10所述的系统，其中所述电阻性存储器单元包括导电桥接RAM(CBRAM)单元。
12.根据权利要求10所述的系统，其中所述电阻性存储器单元包括电阻性随机存取存储器(ReRAM)单元。
13.根据权利要求10所述的系统，其中对应于所述准经擦除状态的所述第三电阻是对应于所述经编程状态的所述第四电阻的至少3倍。
14.根据权利要求10所述的系统，其中对应于所述准经擦除状态的所述第三电阻是对应于所述经编程状态的所述第四电阻的至少5倍。
15.根据权利要求10所述的系统，其中对应于所述准经擦除状态的所述第三电阻是对应于所述经编程状态的所述第四电阻的至少10倍。
16.根据权利要求10所述的系统，其中对应于所述准经擦除状态的所述第三电阻在50kΩ与200kΩ之间。
17.根据权利要求10所述的系统，其中对应于所述准经擦除状态的所述第三电阻约为100kΩ。
CN201580012463.2A 2014-04-29 2015-04-29 通过擦除状态修改的存储器单元保持增强 Active CN106104695B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201461985993P 2014-04-29 2014-04-29
US61/985,993 2014-04-29
US14/554,383 2014-11-26
US14/554,383 US9672909B2 (en) 2014-04-29 2014-11-26 Memory cell retention enhancement through erase state modification
PCT/US2015/028261 WO2015168267A1 (en) 2014-04-29 2015-04-29 Memory cell retention enhancement through erase state modifcation

Publications (2)

Publication Number Publication Date
CN106104695A CN106104695A (zh) 2016-11-09
CN106104695B true CN106104695B (zh) 2019-04-05

Family

ID=54335382

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580012463.2A Active CN106104695B (zh) 2014-04-29 2015-04-29 通过擦除状态修改的存储器单元保持增强

Country Status (6)

Country Link
US (1) US9672909B2 (zh)
EP (1) EP3138102B1 (zh)
KR (1) KR20160146657A (zh)
CN (1) CN106104695B (zh)
TW (1) TWI663598B (zh)
WO (1) WO2015168267A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123120A (zh) * 2007-09-06 2008-02-13 复旦大学 一种采用电阻存储介质的一次编程存储器及其操作方法
CN102298970A (zh) * 2010-06-22 2011-12-28 三星电子株式会社 可变电阻器件及半导体装置以及该半导体装置的操作方法
CN102945683A (zh) * 2012-11-05 2013-02-27 中国科学院上海微系统与信息技术研究所 一种相变存储的快速擦写操作方法
US8482959B2 (en) * 2006-12-05 2013-07-09 Spansion Llc Method of programming, erasing and repairing a memory device
US8659931B1 (en) * 2011-07-13 2014-02-25 Adesto Technologies Corporation Erase and soft program within the erase operation for a high speed resistive switching memory operation with controlled erased states

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518902B2 (en) * 2005-12-23 2009-04-14 Infineon Technologies Ag Resistive memory device and method for writing to a resistive memory cell in a resistive memory device
US8184476B2 (en) * 2008-12-26 2012-05-22 Everspin Technologies, Inc. Random access memory architecture including midpoint reference
JP2010225221A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
US8693233B2 (en) * 2010-06-18 2014-04-08 Sandisk 3D Llc Re-writable resistance-switching memory with balanced series stack
US20120044742A1 (en) * 2010-08-20 2012-02-23 Micron Technology, Inc. Variable resistance memory array architecture
US8502185B2 (en) * 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US9047948B1 (en) * 2011-09-14 2015-06-02 Adesto Technologies Corporation Programmable window of operation for CBRAM
US9007808B1 (en) * 2012-09-27 2015-04-14 Adesto Technologies Corporation Safeguarding data through an SMT process
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482959B2 (en) * 2006-12-05 2013-07-09 Spansion Llc Method of programming, erasing and repairing a memory device
CN101123120A (zh) * 2007-09-06 2008-02-13 复旦大学 一种采用电阻存储介质的一次编程存储器及其操作方法
CN102298970A (zh) * 2010-06-22 2011-12-28 三星电子株式会社 可变电阻器件及半导体装置以及该半导体装置的操作方法
US8659931B1 (en) * 2011-07-13 2014-02-25 Adesto Technologies Corporation Erase and soft program within the erase operation for a high speed resistive switching memory operation with controlled erased states
CN102945683A (zh) * 2012-11-05 2013-02-27 中国科学院上海微系统与信息技术研究所 一种相变存储的快速擦写操作方法

Also Published As

Publication number Publication date
WO2015168267A1 (en) 2015-11-05
WO2015168267A8 (en) 2016-09-22
KR20160146657A (ko) 2016-12-21
US20150310915A1 (en) 2015-10-29
EP3138102A1 (en) 2017-03-08
EP3138102B1 (en) 2019-10-23
CN106104695A (zh) 2016-11-09
US9672909B2 (en) 2017-06-06
TW201606769A (zh) 2016-02-16
TWI663598B (zh) 2019-06-21

Similar Documents

Publication Publication Date Title
US10043576B2 (en) Phase change memory devices and systems having reduced voltage threshold drift and associated methods
TWI506628B (zh) 用於具開關的相變化記憶體之快速驗證之方法、裝置及系統
US10460800B2 (en) Data sensing in crosspoint memory structures
WO2017172283A1 (en) Managing threshold voltage shift in nonvolatile memory
US9190171B2 (en) Method and apparatus for read measurement of a plurality of resistive memory cells
JP5968868B2 (ja) 少なくとも１つのマルチレベル相変化メモリ（ｐｃｍ）セルをプログラミングするための方法、コンピュータ・プログラム、および装置
WO2016137449A1 (en) Determining resistance states of memristors in a crossbar array
CN104641417B (zh) 非易失性存储装置及其控制方法
CN106104695B (zh) 通过擦除状态修改的存储器单元保持增强
US9576650B2 (en) Read measurement of a plurality of resistive memory cells for alleviating resistance and current drift
CN105097021B (zh) 电阻式存储器的形成以及测试方法
TWI569270B (zh) 記憶體操作方法及相關的記憶體裝置
CN108573726A (zh) 半导体存储装置
US20190074059A1 (en) Resistive memory storage apparatus and writing method thereof
CN102005243A (zh) 差分闪存器件及提高差分闪存器件耐久性的方法
CN106611615A (zh) 电阻式记忆胞的操作方法及电阻式内存
CN106328197A (zh) 存储器写入装置以及方法
EP2919236A1 (en) One-time programming in reprogrammable memory
CN106448727B (zh) 电阻式存储器装置及其读取方法
US10490275B2 (en) Resistive memory storage apparatus and writing method thereof including disturbance voltage
US10490272B2 (en) Operating method of resistive memory element
CN103081018A (zh) 相变存储器中的单元状态确定
US9558817B2 (en) Conditioning phase change memory cells
KR20180096845A (ko) 메모리 시스템 및 이의 동작 방법
TW201933345A (zh) 記憶體陣列與資料儲存方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant