CN106098692B - 半导体器件及制造其的方法 - Google Patents

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Abstract

一种半导体器件，包括：衬底，具有存储阵列区和外围区；隔离层，形成在外围区中以限定有源区；偏移绝缘层，彼此分开且形成在有源区中；以及栅电极，具有与偏移绝缘层叠置的边沿，且被布置在偏移绝缘层之间的有源区中。

Description

半导体器件及制造其的方法
相关申请的交叉引用
本申请要求2015年4月28日提交的申请号为10-2015-0059962的韩国专利申请以及2015年8月5日提交的申请号为10-2015-0110684的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
各种示例性实施例总体而言涉及一种半导体器件及制造其的方法，更具体地，涉及一种包括高电压晶体管的半导体器件及制造其的方法。
背景技术
半导体器件包括能够储存数据的存储器件。存储器件包括存储阵列区和外围区。储存数据的存储单元可以被布置在存储阵列区中。被配置用来驱动存储单元的外围电路被布置在外围区中。
为了驱动存储单元，可以施加高电压到存储单元。为了施加高电压，外围电路可以包括高电压晶体管。为了实现半导体器件的高度集成，需要开发用于改善预定的有限区域中的高电压晶体管的特性的技术。
发明内容
各种实施例针对半导体器件及制造其的方法，该半导体器件能够改善高电压晶体管的特性。
根据实施例，半导体器件可以包括：衬底，包括存储阵列区和外围区；隔离层，形成在外围区中以限定有源区；偏移绝缘层，彼此分开且形成在有源区中；以及栅电极，具有与偏移绝缘层叠置的边沿，且被布置在偏移绝缘层之间的有源区中。
根据实施例，制造半导体器件的方法可以包括：同时形成第一沟槽和第二沟槽，其中，第一沟槽形成在衬底的外围区中，其中，衬底包括存储阵列区和外围区，其中，第二沟槽限定有源区，以及其中，第一沟槽被设置在第二沟槽之间；在第一沟槽中形成偏移绝缘层，并在第二沟槽中形成隔离层；以及在偏移绝缘层之间的有源区中形成栅电极，其中，栅电极具有与偏移绝缘层叠置的边沿。
附图说明
图1是图示根据实施例的半导体器件的示图。
图2A到图2C是图示被布置在图1中示出的存储阵列区中的存储串的示图。
图3A和图3B分别是图示被布置在如图1所示的外围区中的高电压晶体管的平面图和剖视图。
图4A到图4G是图示根据实施例的高电压晶体管的制造方法的剖视图。
图5是图示根据本发明的实施例的存储系统的配置的示图。
图6是图示根据本发明的实施例的计算系统的配置的示图。
具体实施方式
在下文中，将参照附图来描述各种实施例。在附图中，为了说明的方便，相比于实际物理厚度和间距，部件的被图示的厚度和距离被夸大。在下面的描述中，省略对已知的相关功能和构造的详细描述，以避免不必要地混淆本文中公开的主旨。贯穿说明书和附图，相同的附图标记指代相同的元件。
图1是图示根据实施例的半导体器件的示图。参见图1，根据实施例的半导体器件可以包括存储阵列区MA以及被布置在存储阵列区MA的至少一侧上的外围区PA。数据被储存在其中的存储单元可以被布置在存储阵列区MA中。更具体地，存储单元可以被布置为二维结构或三维结构。用于驱动存储单元的外围电路可以被布置在外围区PA中。例如，外围区PA可以包括高电压晶体管，该高电压晶体管形成被设计用来施加高电压到存储单元的电路。
图2A到图2C是图示被布置在图1中示出的存储阵列区MA中的存储串的示图。更具体地，图2A是二维存储串的剖视图，图2B和图2C是三维存储串的透视图。在图2A到图2C中，与非(NAND)快闪存储器件的存储串被例示。
参见图2A，存储串ST可以耦接到形成在衬底SUB上的源极选择线SSL、字线WL和漏极选择线DSL。字线WL可以被布置在源极选择线SSL与漏极选择线DSL之间。存储串ST可以沿着衬底SUB的有源区来形成。图2A是沿着衬底SUB的有源区截取的剖视图。
源极选择线SSL、字线WL和漏极选择线DSL中的每个可以包括在横贯有源区的方向上延伸的控制栅层。介电层、数据储存层和隧道绝缘层可以被布置在源极选择线SSL、字线WL和漏极选择线DSL中的每个之下。数据储存层可以位于介电层与隧道绝缘层之间，且包括多晶硅。数据储存层可以仅形成在控制栅层与有源区之间的交叉处。源极选择线SSL和漏极选择线DSL中的每个的数据储存层可以电连接到穿过介电层的控制栅层。字线WL中的每个的介电层可以介于控制栅层与数据储存层之间以将这些层彼此绝缘。
在以上的二维存储串中，存储单元可以形成在字线WL与有源区之间的交叉处。漏极选择晶体管可以形成在漏极选择线DSL与有源区之间的交叉处。源极选择晶体管可以形成在源极选择线SSL与有源区之间的交叉处。
可以将杂质注入被源极选择线SSL、字线WL和漏极选择线DSL暴露的衬底中以形成结区SS以及SC和SD。结区SS、SC和SD可以包括形成在字线WL的每个的两侧处的单元结区SC、形成在漏极选择线DSL的一侧处的漏极区SD以及形成在源极选择线SSL的一侧处的源极区SS。源极区SS可以耦接到源极接触线SCT，漏极区SD可以通过漏极接触插塞DCT来耦接到位线BL。单元结区SC可以被布置在耦接至字线WL的存储单元之间，且将存储单元彼此串联地耦接。
在以上的二维存储串中，通过结区SS、SC和SD而串联地耦接的源极选择晶体管、存储单元和漏极选择晶体管可以形成存储串ST，且可以被布置在衬底SUB上。换言之，形成存储串ST的源极选择晶体管、存储单元和漏极选择晶体管可以在衬底SUB的表面上被布置成行，且可以被布置为二维结构。
参见图2B，存储串ST可以沿着耦接至衬底SUB的柱型沟道层CH来形成。存储串ST可以包括彼此分离且被层叠在衬底SUB上的至少一个下选择线LSL、字线WL和至少一个上选择线USL。
衬底SUB可以包括源极区，沟道层CH可以耦接至衬底SUB的源极区。存储单元可以形成在字线WL与沟道层CH之间的交叉处，下选择晶体管可以形成在下选择线LSL与沟道层CH之间的交叉处，上选择晶体管可以形成在上选择线USL与沟道层CH之间的交叉处。存储串ST可以包括层叠在衬底SUB上的下选择晶体管、存储单元和上选择晶体管。形成存储串ST的下选择晶体管、存储单元和上选择晶体管可以被在其层叠方向上延伸的柱型沟道层CH彼此串联地耦接。形成存储串ST的下选择晶体管、存储单元和上选择晶体管可以沿着柱型沟道层CH层叠。沟道层CH的上端可以耦接至位线BL，沟道层CH的下端可以耦接至衬底SUB的源极区。
沟道层CH的外壁可以被存储层M围绕。存储层M可以包括围绕沟道层CH的隧道绝缘层、围绕隧道绝缘层的数据储存层和围绕数据储存层的阻挡绝缘层中的至少一种。
参见图2C，存储串ST可以形成在位于衬底SUB上的U形沟道层CH上。存储串ST可以包括管栅(pipe gate)PG、源极侧层叠体ML_S和漏极侧层叠体ML_D。管栅PG可以与衬底SUB分离，且可以层叠在衬底SUB上。源极侧层叠体ML_S和漏极侧层叠体ML_D可以分开地层叠在管栅PG上，并彼此平行地延伸。
U形沟道层CH可以包括形成在管栅PG中的管道沟道层P_CH、源极侧沟道层S_CH和漏极侧沟道层D_CH。源极侧沟道层S_CH和漏极侧沟道层D_CH可以从管道沟道层P_CH延伸，并分别穿过源极侧层叠体ML_S和漏极侧层叠体ML_D。
源极侧层叠体ML_S可以包括至少一个源极选择线SSL以及层叠在源极选择线SSL与管栅PG之间的源极侧字线WL_S。源极侧沟道层S_CH可以穿过源极侧字线WL_S与源极选择线SSL，且耦接至被布置在源极侧层叠体ML_S之上的公共源极线CSL。
漏极侧层叠体ML_D可以包括至少一个漏极选择线DSL以及层叠在漏极选择线DSL与管栅PG之间的漏极侧字线WL_D。漏极侧沟道层D_CH可以穿过漏极侧字线WL_D和漏极选择线DSL，并耦接至被布置在漏极侧层叠体ML_D之上的位线BL。
单个存储串ST可以包括沿着U形沟道层CH串联地耦接的管道晶体管、被布置为至少两行的存储单元、漏极选择晶体管和源极选择晶体管。管道晶体管可以形成在管道沟道层P_CH与管栅PG之间的交叉处。
第一行中的存储单元可以形成在源极侧字线WL_S与源极侧沟道层S_CH之间的交叉处，且沿着源极侧沟道层S_CH分开地层叠。第二行中的存储单元可以形成在漏极侧字线WL_D与漏极侧沟道层D_CH之间的交叉处，且分开地层叠在漏极侧沟道层D_CH上。漏极选择晶体管可以形成在漏极侧沟道层D_CH与漏极选择线DSL之间的交叉处。源极选择晶体管可以形成在源极侧沟道层S_CH与源极选择线SSL之间的交叉处。
沟道层CH的外壁可以被存储层M围绕。存储层M可以包括围绕沟道层CH的隧道绝缘层、围绕隧道绝缘层的数据储存层和围绕数据储存层的阻挡绝缘层中的至少一种。
图3A和图3B是图示被布置在图1中示出的外围区中的高电压晶体管的平面图和剖视图。图3B是沿着图3A中示出的I-I’线截取的剖视图。
参见图3A和图3B，形成在外围区中的高电压晶体管可以包括栅电极G以及在栅电极G的两侧形成在衬底SUB中的结区101S1、101S2、101D1和101D2。高电压晶体管可以被绝缘层131覆盖。高电压晶体管的结区101S1、101S2、101D1和101D2可以耦接至穿过绝缘层131的接触插塞CT。
高电压晶体管的栅电极G可以被布置在有源区A之上。有源区A可以通过被布置在衬底SUB中的隔离层IB来限定。偏移绝缘层(offset insulating layer)IA可以形成在隔离层IB之间的有源区A中，且彼此分开。偏移绝缘层IA可以被布置在栅电极G与接触插塞CT之间。
通过偏移绝缘层IA可以增加栅电极G与接触插塞CT之间的有效距离。结果，根据实施例，预定的有限区域中的高电压晶体管的击穿电压可以增加。偏移绝缘层IA可以与隔离层IB具有基本上相同的深度。因此，根据实施例，高电压晶体管的击穿电压可以提高。
栅电极G可以具有与偏移绝缘层IA叠置的边沿EG。因此，根据实施例，高电压晶体管的漏电流可以降低。偏移绝缘层IA和隔离层IB可以具有比衬底SUB的表面突出更多的表面。
栅电极G可以包括第一栅极111和第二栅极117。第一栅极111可以被布置在比衬底SUB突出更多的偏移绝缘层IA的上端之间。第二栅极117可以形成在第一栅极111上，且具有与偏移绝缘层IA叠置的边沿EG。间隔物121可以形成在栅电极G的侧壁上。间隔物121可以与偏移绝缘层IA叠置。
第一氧化物层103可以形成在彼此相邻的隔离层IB与偏移绝缘层IA之间的有源区A上。比第一氧化物层103具有更大的厚度的第二氧化物层105可以形成在偏移绝缘层IA之间的有源区A上。第二氧化物层105可以被布置在栅电极G与衬底SUB之间，并起着栅绝缘层的作用。
结区101S1、101S2、101D1和101D2可以包括第一结区101S1和101D1以及第二结区101S2和101D2。第一结区101S1和101D1可以包括第一源极结区101S1和第一漏极结区101D1。第二结区101S2和101D2可以包括第二源极结区101S2和第二漏极结区101D2。
第一源极结区101S1和第一漏极结区101D1可以在衬底SUB中形成至偏移绝缘层IA的底部所位于的预定深度。第二源极结区101S2和第二漏极结区101D2中的每个可以在彼此相邻的偏移绝缘层IA与隔离层IB之间的有源区A中形成至预定深度。第二源极结区101S2和第二漏极结区101D2的深度可以比第一源极结区101S1和第一漏极结区101D1的深度浅。
第二源极结区101S2可以耦接至第一源极结区101S1。第二漏极结区101D2可以耦接至第一漏极结区101D1。
第一结区101S1和101D1可以形成以确保高电压晶体管的导通电流，高电压晶体管的导通电流可以通过偏移绝缘层IA而减小，第一结区101S1和101D1可以包括与第二结区101S2和101D2具有相同极性的杂质。通过第一结区101S1和101D1可以防止可由偏移绝缘层IA引起的高电压晶体管的操作故障。第一源极结区101S1和第二源极结区101S2可以组合用作高电压晶体管的源极区S。第一漏极结区101D1和第二漏极结区101D2可以组合用作高电压晶体管的漏极区D。
具有不同浓度的杂质可以分别被注入到第一结区101S1和101D1以及第二结区101S2和101D2中。例如，第一结区101S1和101D1可以比第二结区101S2和101D2具有更低的杂质浓度以防止短沟道效应。在另一个示例中，第一结区101S1和101D1可以比第二结区101S2和101D2具有更高的杂质浓度，以降低在第一结区101S1和101D1中形成的电流路径的电阻。
穿通阻止离子注入部分101PTS可以形成在偏移绝缘层IA的底部之间。穿通阻止离子注入部分101PTS可以与栅电极G叠置。穿通阻止离子注入部分101PTS可以被布置在第一源极结区101S1和第一漏极结区101D1之间，并防止源极区S与漏极区D之间的穿通现象。为了防止源极区S与漏极区D之间的穿通现象，穿通阻止离子注入部分101PTS可以包括与第一源极结区101S1和第一漏极结区101D1不同类型的杂质。穿通阻止离子注入部分101PTS可以形成在与偏移绝缘层IA的底部基本上相同的水平处。
穿通阻止离子注入部分101PTS可以包括第一类型杂质。结区101S1、101S2、101D1和101D2可以包括与第一类型杂质不同的第二类型杂质。例如，当高电压晶体管是NMOS晶体管时，穿通阻止离子注入部分101PTS可以包括P型杂质，结区101S1、101S2、101D1和101D2可以包括N型杂质。更具体地，穿通阻止离子注入部分101PTS可以包括硼(诸如B11)，结区101S1、101S2、101D1和101D2可以包括砷和磷中的至少一种。例如，第一结区101S1和101D1可以包括磷，第二结区101S2和101D2可以包括磷和砷。
根据实施例的上述高电压晶体管可以被用来驱动如以上参照图2A而描述的二维存储串或如以上参照图2B和图2C而描述的三维存储串。
图4A到图4G是图示根据实施例的高电压晶体管的制造方法的剖视图。图4A到图4G图示高电压晶体管形成在其中的外围区的部分。
参见图4A，可以在包括存储单元阵列区和外围区的衬底SUB上形成第一氧化物层103。第一氧化物层103可以在随后的杂质注入工艺被执行时起缓冲层的作用。第一氧化物层103可以用作存储单元阵列区(未示出)的栅绝缘层或外围区的低电压晶体管区(未示出)中的栅绝缘层。
随后，可以在第一氧化物层103上形成第一掩膜图案205。第一掩膜图案205可以具有包括第一氮化物层图案201和第一光刻胶图案203的层叠结构。第一掩膜图案205可以限定高电压晶体管区。更具体地，第一掩膜图案205可以使衬底SUB的与在随后的工艺中将形成的第一沟槽之间的区域相对应的部分敞开。
随后，可以将第一类型杂质注入被第一掩膜图案205暴露的衬底SUB中，以形成穿通阻止离子注入部分101PTS。穿通阻止离子注入部分101PTS可以具有与将在随后的工艺期间形成的第一沟槽的底表面一样深的深度。第一类型杂质可以包括硼。尽管在图4A中未示出，但还可以将杂质注入被第一掩膜图案205暴露的衬底SUB中以控制高电压晶体管的阈值电压。被注入以控制阈值电压的杂质可以形成为比穿通阻止离子注入部分101PTS浅。
参见图4B，在去除图4A中示出的第一光刻胶图案203之后，可以去除第一氧化物层103通过第一氮化物层图案201而敞开的部分。结果，可以暴露衬底SUB的未被第一氮化物层图案201暴露的表面。随后，可以氧化衬底SUB的被暴露的表面以形成第二氧化物层105。第二氧化物层105可以用作高电压晶体管的栅绝缘层，且比第一氧化物层103具有更大的厚度。
参见图4C，可以去除第一氮化物层图案201。随后，可以以顺序的方式来执行在第一氧化物层103和第二氧化物层105之上形成第一栅极层以及在第一栅极层上形成第二掩膜图案215。第二掩膜图案215可以具有包括第二氮化物层图案211和氧化物层图案213的层叠结构。可以使用第二光刻胶图案(未示出)作为刻蚀阻挡物来通过刻蚀工艺图案化第二氮化物层图案211和氧化物层图案213。第二掩膜图案215可以形成为使第一沟槽T1和第二沟槽T2将被布置在其中的区域敞开。
随后，可以刻蚀通过第二掩膜图案215而被暴露的第一栅极层、第一氧化物层103和衬底SUB以形成第一沟槽T1和第二沟槽T2。第二沟槽T2可以形成以限定高电压晶体管区中的有源区A，并用作隔离区。第一沟槽T1可以被布置在第二沟槽T2之间的有源区A中，且被用来增加将在随后的工艺中形成的栅电极和接触插塞之间的有效距离。根据实施例，由于同时形成彼此起不同作用的第一沟槽T1和第二沟槽T2，故可以通过简化的工艺来制造具有改善的操作特性的高电压晶体管。
参见图4D，可以形成第三掩膜图案225，第三掩膜图案225阻挡第二沟槽T2和存储阵列区(未示出)而使第一沟槽T1敞开。第三掩膜图案225可以为第三光刻胶图案。
随后，可以通过使用第三掩膜图案225作为注入阻挡物来将第二类型杂质注入被第一沟槽T1暴露的衬底SUB中，以形成第一结区101S1和101D1。第一结区101S1和101D1可以包括第一源极结区101S1和第一漏极结区101D1。第一源极结区101S1和第一漏极结区101D1可以彼此分开。穿通阻止离子注入部分101PTS形成在第一沟槽T1的底表面之间。
可以通过使用倾斜离子注入工艺来注入第二类型杂质，使得第二类型杂质可以沿着第一沟槽T1的轮廓均匀地分布。第二类型杂质可以被注入以防止在源极区和漏极区的每个中出现穿通现象，穿通现象可以由第一沟槽T1引起。第二类型杂质可以与形成源极区和漏极区的杂质相同类型。第二类型杂质可以与第一类型杂质不同。例如，当将形成的高电压晶体管为NMOS晶体管时，被注入到通过第一沟槽T1暴露的衬底SUB中的第二类型杂质可以包括磷。
参见图4E，可以去除第三掩膜图案225以使图4D中示出的第二沟槽T2敞开。随后，可以形成绝缘层以填充第一沟槽T1和第二沟槽T2，且可以平坦化绝缘层的表面。结果，可以在第一沟槽T1中形成偏移绝缘层IA，可以在第二沟槽T2中形成隔离层IB。根据实施例，可以同时形成偏移绝缘层IA和隔离层IB。在形成偏移绝缘层IA和隔离层IB之后，可以去除图4D中示出的第二掩膜图案215。
偏移绝缘层IA和隔离层IB可以被保留为比第一氧化物层103和第二氧化物层105的上表面高。随后，可以在包括偏移绝缘层IA和隔离层IB的衬底SUB上形成第二栅极层(未示出)。随后，可以在第二栅极层上形成第四掩膜图案(未示出)。可以使用第四掩膜图案作为刻蚀阻挡物通过刻蚀工艺来刻蚀第一栅极层和第二栅极层，以形成栅电极G。
栅电极G可以具有包括第一栅极111和第二栅极117的层叠结构。第一栅极111可以保留在偏移绝缘层IA之间的有源区A上。第二栅极117可以具有与偏移绝缘层IA叠置的边沿EG，且保留在有源区A上。具有包括第一栅极111和第二栅极117的层叠结构的栅电极G可以形成为暴露彼此相邻的隔离层IB与偏移绝缘层IA之间的有源区A。
参见图4F，可以在栅电极G的侧壁上形成间隔物121。形成间隔物121的工艺可以包括沉积绝缘层以及通过使用回刻蚀工艺来刻蚀绝缘层以暴露栅电极G的顶表面的工艺。间隔物121可以被布置在偏移绝缘层IA上。
参见图4G，可以将第二类型杂质注入到在栅电极G的两侧处被暴露的有源区A中，以形成第二结区101S2和101D2。第二结区101S2和101D2可以包括第二源极结区101S2和第二漏极结区101D2。第二结区101S2和101D2可以在彼此相邻的偏移绝缘层IA与隔离层IB之间形成至预定深度。第二类型杂质可以与第一类型杂质不同。例如，当将形成的高电压晶体管为NMOS晶体管时，被注入以形成第二结区101S2和101D2的第二类型杂质可以包括砷和磷。被注入到第二结区101S2和101D2中的第二类型杂质可以与被注入到第一结区101S1和101D1中的第二类型杂质具有不同的杂质浓度。例如，被注入到第二结区101S2和101D2中的第二类型杂质可以比被注入到第一结区101S1和101D1中的第二类型杂质具有更高或更低的杂质浓度。
第二结区101S2和101D2可以耦接至第一结区101S1和101D1。第一源极结区101S1和第二源极结区101S2可以组合用作高电压晶体管的源极区S。第一漏极结区101D1和第二漏极结区101D2可以组合用作高电压晶体管的漏极区D。
比被注入到第二结区101S2和101D2中的杂质具有更低的浓度的第二类型杂质可以被注入到第一结区101S1和101D1中，使得在源极区S和漏极区D中可以形成轻掺杂漏极(LDD)结构。因此，根据实施例，在源极区S和漏极区D中可以形成LDD结构以防止短沟道现象。
根据另一个实施例，为了降低在第一结区101S1和101D1中形成的电流路径的电阻，比被注入到第二结区101S2和101D2中的杂质具有更高的浓度的第二类型杂质可以被注入到第一结区101S1和101D1中。
图5是图示根据实施例的存储系统的配置的框图。如图5中所示，根据实施例的存储系统1100可以包括非易失性存储器件1120和存储器控制器1110。
非易失性存储器件1120可以具有以上参照图1到图4G而描述的结构。此外，非易失性存储器件1120可以为包括多个快闪存储芯片的多芯片封装体。
存储器控制器1110可以被配置用来控制非易失性存储器件1120。存储器控制器1110可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误检验及校正单元(ECC)1114以及存储器接口1115。SRAM 1111可以起到CPU 1112的操作存储器的作用。CPU 1112可以执行用于与存储器控制器1110的数据交换的常规控制操作。主机接口1113可以包括用于耦接至存储系统1100的主机的数据交换协议。此外，ECC 1114可以检测并校正从非易失性存储器件1120读取的数据中包括的错误。存储器接口1115可以在非易失性存储器1120与存储器控制器1110之间接口。存储器控制器1110还可以包括储存编码数据的只读存储器(ROM)来与主机接口。
具有上述配置的存储系统1100可以为将存储器件1120和存储器控制器1110组合在其中的固态盘(SSD)或存储卡。例如，当存储系统1100为SSD时，存储器控制器1110可以通过包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的接口协议中的一种来与外部设备(诸如主机)通信。
图6是图示根据实施例的计算系统的配置的框图。参见图6，根据实施例的计算系统1200可以包括通过系统总线1260彼此电耦接的CPU 1220、RAM 1230、用户接口1240、调制解调器1250和存储系统1210。此外，当计算系统1200为移动设备时，还可以包括电池以施加操作电压到计算系统1200。计算系统1200还可以包括应用芯片组、相机图像处理器(CIS)或移动DRAM。
如以上关于图5所描述的，存储系统1210可以包括非易失性存储器1212和存储器控制器1211。根据实施例，由于偏移绝缘层形成在其中布置有高电压晶体管的外围区的有源区中，故在预定的有限区域中可以增大栅电极与接触插塞之间的有效距离。因此，根据实施例，可以改善预定的有限区域中的高电压晶体管的击穿电压BV。
根据实施例，由于高电压晶体管的栅电极的边沿与偏移绝缘层叠置，故可以降低高电压晶体管的漏电流。根据实施例，由于偏移绝缘层与限定有源区的隔离层具有基本上相同的深度，故可以改善高电压晶体管的击穿电压。
根据实施例，由于偏移绝缘层和隔离层同时形成，故可以提供具有改善的特性的高电压晶体管而不需要额外的掩膜工艺。根据实施例，用作源极区和漏极区的结区沿着偏移绝缘层的表面形成，故可以防止可由偏移绝缘层的形成引起的高电压晶体管的操作故障。
根据实施例，由于穿通阻止离子注入部分被布置在偏移绝缘层之间，故可以防止结区之间的穿通现象。
对于本领域技术人员将明显的是，在不脱离如权利要求书中所限定的本发明的精神或范围的情况下，可以对本发明的上述示例性实施例作出各种变型。
通过以上实施例可见，本申请可以提供以下技术方案。
技术方案1.一种半导体器件，包括：
衬底，包括存储阵列区和外围区；
隔离层，形成在外围区中以限定有源区；
偏移绝缘层，彼此分开且形成在有源区中；以及
栅电极，具有与偏移绝缘层叠置的边沿，且被布置在偏移绝缘层之间的有源区中。
技术方案2.如技术方案1所述的半导体器件，还包括：
第一结区，沿着偏移绝缘层的轮廓形成在衬底中；以及
第二结区，形成于在有源区中且在偏移绝缘层与隔离层之间的衬底中，
其中，第二结区中的每个分别耦接至第一结区中的每个。
技术方案3.如技术方案2所述的半导体器件，还包括：
穿通阻止注入部分，被设置在偏移绝缘层之间以及第一结区之间，
其中，穿通阻止注入部分形成在与偏移绝缘层的底部基本上相同的水平处。
技术方案4.如技术方案3所述的半导体器件，其中，穿通阻止离子注入部分包括第一类型杂质，以及
其中，第一结区和第二结区中的每个包括与第一类型杂质不同的第二类型杂质。
技术方案5.如技术方案4所述的半导体器件，其中，第一结区中的第二类型杂质与第二结区中的第二类型杂质具有不同的浓度。
技术方案6.如技术方案1所述的半导体器件，其中，隔离层与偏移绝缘层形成在基本上相同的水平处。
技术方案7.如技术方案1所述的半导体器件，其中，栅电极包括：
第一栅极，被布置在偏移绝缘层之间；以及
第二栅极，形成在第一栅极之上，且具有与偏移绝缘层叠置的边沿。
技术方案8.如技术方案1所述的半导体器件，还包括：
存储串，被布置在存储阵列区中，且包括彼此串联地耦接的存储单元。
技术方案9.如技术方案8所述的半导体器件，
其中，存储单元被二维地布置在衬底的表面之上，以及
其中，存储单元通过形成在存储单元之间的衬底中的单元结区来彼此串联地耦接。
技术方案10.如技术方案8所述的半导体器件，
其中，存储串包括柱型沟道层以及沿着柱型沟道层层叠的存储单元，
其中，柱型沟道层耦接至衬底，且在存储单元层叠所沿的第一方向上延伸，以及
其中，存储单元沿着第一方向彼此串联地耦接。
技术方案11.如技术方案8所述的半导体器件，
其中，存储串包括被布置在衬底之上的U形沟道层以及彼此串联地耦接的存储单元，
其中，存储单元沿着U形沟道层布置。
技术方案12.一种制造半导体器件的方法，所述方法包括：
同时形成第一沟槽和第二沟槽，其中，第一沟槽形成在衬底的外围区中，其中，衬底包括存储阵列区和外围区，其中，第二沟槽限定有源区，以及其中，第一沟槽被设置在第二沟槽之间；
在第一沟槽中形成偏移绝缘层，并在第二沟槽中形成隔离层；以及
在偏移绝缘层之间的有源区中形成栅电极，其中，栅电极具有与偏移绝缘层叠置的边沿。
技术方案13.如技术方案12所述的方法，还包括在同时形成第一沟槽和第二沟槽之前：
在衬底之上形成第一氧化物层；
在第一氧化物层之上形成第一掩膜图案，其中，第一掩膜图案使第一沟槽之间的衬底敞开；
通过氧化被第一掩膜图案暴露的衬底的表面来形成比第一氧化物层具有更大的厚度的第二氧化物层；以及
去除第一掩膜图案。
技术方案14.如技术方案13所述的方法，还包括：
在形成第二氧化物层之前，通过将杂质注入被第一掩膜图案暴露的衬底中来在第一沟槽之间形成穿通阻止注入部分，以及
其中，穿通阻止注入部分被设置在与第一沟槽的底部基本上相同的水平处。
技术方案15.如技术方案12所述的方法，其中，同时形成第一沟槽和第二沟槽包括：
在衬底之上形成第一栅极层；
在第一栅极层之上形成第二掩膜图案，其中，第二掩膜图案使其中布置有第一沟槽和第二沟槽的区域敞开；
刻蚀被第二掩膜图案暴露的第一栅极层和衬底；以及
去除第二掩膜图案以暴露第一栅极层。
技术方案16.如技术方案15所述的方法，还包括：
在去除第二掩膜图案之前，形成覆盖第二沟槽和存储阵列区并使第一沟槽敞开的第三掩膜图案；
通过使用第三掩膜图案作为注入阻挡物将第二类型杂质注入被第一沟槽暴露的衬底中来形成第一结区；以及
去除第三掩膜图案。
技术方案17.如技术方案12所述的方法，还包括：
通过将杂质注入被栅电极暴露且位于偏移绝缘层与隔离层之间的有源区中来形成第二结区。
技术方案18.如技术方案12所述的方法，还包括：
在同时形成第一沟槽和第二沟槽之前，通过将第一类型杂质注入到有源区中来形成穿通阻止注入部分；
在同时形成第一沟槽和第二沟槽之后，通过将第二类型杂质注入到被第一沟槽暴露的有源区中来形成第一结区；以及
在形成栅电极之后，通过将第二类型杂质注入到有源区的在偏移绝缘层与隔离层之间的部分中来形成第二结区。
技术方案19.如技术方案18所述的方法，其中，第二类型杂质与第一类型杂质不同。
技术方案20.如技术方案18所述的方法，其中，第一结区中的第二类型杂质的浓度与第二结区中的第二类型杂质的浓度不同。

Claims (18)

1.一种半导体器件，包括：
衬底，包括存储阵列区和外围区；
隔离层，形成在外围区中以限定有源区；
偏移绝缘层，彼此分开且形成在有源区中；
栅电极，具有与偏移绝缘层叠置的边沿，且被布置在偏移绝缘层之间的有源区中；
第一结区，沿着偏移绝缘层的轮廓形成在衬底中；
第二结区，形成于在有源区中且在偏移绝缘层与隔离层之间的衬底中；以及
穿通阻止注入部分，形成在与偏移绝缘层的底部基本上相同的水平处，形成在比第二结区低的水平处并且形成在偏移绝缘层之间，
其中，第二结区分别耦接至第一结区。
2.如权利要求1所述的半导体器件，
其中，穿通阻止注入部分被设置在第一结区之间。
3.如权利要求2所述的半导体器件，其中，穿通阻止注入部分延伸到有源区中，以便比偏移绝缘层的底部更深。
4.如权利要求2所述的半导体器件，其中，穿通阻止离子注入部分包括第一类型杂质，以及
其中，第一结区和第二结区中的每个包括与第一类型杂质不同的第二类型杂质。
5.如权利要求4所述的半导体器件，其中，第一结区中的第二类型杂质与第二结区中的第二类型杂质具有不同的浓度。
6.如权利要求1所述的半导体器件，其中，隔离层与偏移绝缘层形成在基本上相同的水平处。
7.如权利要求1所述的半导体器件，其中，栅电极包括：
第一栅极，被布置在偏移绝缘层之间；以及
第二栅极，形成在第一栅极之上，且具有与偏移绝缘层叠置的边沿。
8.如权利要求1所述的半导体器件，还包括：
存储串，被布置在存储阵列区中，且包括彼此串联地耦接的存储单元。
9.如权利要求8所述的半导体器件，
其中，存储单元被二维地布置在衬底的表面之上，以及
其中，存储单元通过形成在存储单元之间的衬底中的单元结区来彼此串联地耦接。
10.如权利要求8所述的半导体器件，
其中，存储串包括柱型沟道层以及沿着柱型沟道层层叠的存储单元，
其中，柱型沟道层耦接至衬底，且在存储单元层叠所沿的第一方向上延伸，以及
其中，存储单元沿着第一方向彼此串联地耦接。
11.如权利要求8所述的半导体器件，
其中，存储串包括被布置在衬底之上的U形沟道层以及彼此串联地耦接的存储单元，
其中，存储单元沿着U形沟道层布置。
12.如权利要求1所述的半导体器件，其中，偏移绝缘层的宽度比隔离层的宽度小。
13.一种制造半导体器件的方法，所述方法包括：
通过将第一类型杂质注入到衬底中来形成穿通阻止注入部分；
同时形成第一沟槽和第二沟槽，其中，第一沟槽的底部布置在穿通阻止注入部分的两侧，其中，第一沟槽的底部与穿通阻止注入部分处于相同的水平处，其中，第一沟槽形成在衬底的外围区中，其中，衬底包括存储阵列区和外围区，其中，第二沟槽限定有源区，以及其中，第一沟槽被设置在第二沟槽之间；
在同时形成第一沟槽和第二沟槽之后，通过将第二类型杂质注入到被第一沟槽暴露的有源区中来形成第一结区；
在第一沟槽中形成偏移绝缘层，并在第二沟槽中形成隔离层；
在偏移绝缘层之间的有源区中形成栅电极，其中，栅电极具有与偏移绝缘层叠置的边沿；以及
在形成栅电极之后，通过将第二类型杂质注入到有源区的在偏移绝缘层与隔离层之间的部分中来形成第二结区，
其中，穿通阻止注入部分形成在比第二结区低的水平处。
14.如权利要求13所述的方法，还包括在同时形成第一沟槽和第二沟槽之前：
在衬底之上形成第一氧化物层；
在第一氧化物层之上形成第一掩膜图案，其中，第一掩膜图案使第一沟槽之间的衬底敞开；
通过氧化被第一掩膜图案暴露的衬底的表面来形成比第一氧化物层具有更大的厚度的第二氧化物层；以及
去除第一掩膜图案。
15.如权利要求13所述的方法，其中，同时形成第一沟槽和第二沟槽包括：
在衬底之上形成第一栅极层；
在第一栅极层之上形成第二掩膜图案，其中，第二掩膜图案使其中布置有第一沟槽和第二沟槽的区域敞开；
刻蚀被第二掩膜图案暴露的第一栅极层和衬底；以及
去除第二掩膜图案以暴露第一栅极层。
16.如权利要求15所述的方法，还包括：
在去除第二掩膜图案之前，形成覆盖第二沟槽和存储阵列区并使第一沟槽敞开的第三掩膜图案；
通过使用第三掩膜图案作为注入阻挡物将第二类型杂质注入被第一沟槽暴露的衬底中来形成第一结区；以及
去除第三掩膜图案。
17.如权利要求13所述的方法，其中，第二类型杂质与第一类型杂质不同。
18.如权利要求13所述的方法，其中，第一结区中的第二类型杂质的浓度与第二结区中的第二类型杂质的浓度不同。
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