CN106067771A - 4.0‑5.0 GHz 8W GaN单片功率放大器及设计方法 - Google Patents

Abstract

本发明公开了一种4.0‑5.0GHz 8W GaN单片功率放大器及设计方法，放大器包括输入匹配网络、级间匹配网络、输出匹配网络及pHEMT集体管。输入匹配网络的通过一支pHEMT晶体管与级间匹配网络相连，级间匹配网络的通过四支pHEMT晶体管与输出匹配网络相连，栅极偏置电源分别与输入匹配网络和级间匹配网络相连，级间匹配栅偏置电源分别与级间匹配网络和输出匹配网络相连，简化了模块电路的设计难度，相比传统混合集成电路尺寸明显减小，确定了管芯的最佳负载阻抗和最佳源阻抗，并且设计了输入、输出和级间匹配网络的电路原理图，优化了稳定系数、输入输出驻波系统、增益、功率、效率、谐波抑制等指标，设计了单片微波功率放大器的版图。

Description

4.0-5.0 GHz 8W GaN单片功率放大器及设计方法

技术领域

本发明专利涉及微电子技术、微波技术、半导体单片集成技术、先进材料技术和微波功率放大技术，特别是小型化、高效率、高功率密度单片微波集成功率放大技术,尤其涉及一种4.0-5.0 GHz 8W GaN单片功率放大器及设计方法。

背景技术

单片微波集成电路（Monolithic Microwave Integrated Circuit，MMIC）已成为当前发展各种高科技武器的重要支柱，已广泛用于各种先进的战术导弹、电子战、通信系统、陆海空基的各种先进的相控阵雷达（特别是机载和星载雷达），在民用商业的移动电话、无线通信、个人卫星通信网、全球定位系统、直播卫星接收和毫米波自动防撞系统等方面已形成正在飞速发展的巨大市场。

由于GaN材料所具有的独特优势，如噪声系数优良、最大电流高、击穿电压高、振荡频率高、频带宽、动态范围大、功率大、附加效率高、抗电磁辐射能力强等特点，为军事、宇航和国防、汽车领域以及工业、太阳能、发电和风力等高功率领域的多种应用提供了独特的选择。应用领域的扩展和军事需求的增加是驱动GaN半导体器件市场增长的主要力量。需求量的增加主要是由于GaN器件所能带来的在器件重量和尺寸方面的显著改进。另外，GaN器件击穿电压的提升有望推动GaN在电动车辆中的使用量。

HEMT（High Electron Mobility Transistor），高电子迁移率晶体管。这是一种异质结场效应晶体管，又称为调制掺杂场效应晶体管（MODFET）、二维电子气场效应晶体管（2-DEGFET）、选择掺杂异质结晶体管 (SDHT)等。HEMT是电压控制器件，栅极电压Vg可控制异质结势阱的深度，则可控制势阱中2-DEG的面密度，从而控制着器件的工作电流。高迁移率的二维电子气（2-DEG）存在于调制掺杂的异质结中，这种2-DEG不仅迁移率很高，而且在极低温度下也不“冻结”，则HEMT有很好的低温性能, 可用于低温研究工作 (如分数量子Hall效应) 中。实际上, 对很短沟道的HEMT, 往往是高得多的瞬态漂移速度起着决定作用，从而有更高的饱和电流和饱和跨导。pHEMT是对HEMT的一种改进结构，也称为赝调制掺杂异质结场效应晶体管（pMODFET）。采用WIN Foundry的NP25-00 GaN工艺的放大器考虑到GaN器件增益压缩较缓慢，一般在8-10dB增益压缩点达到最大功率或效率点，因此GaN功率放大器的线性度较差，故谐波抑制度也较差。小信号增益约为29-31dB，需要两级放大；又考虑到较高的小信号增益将导致稳定性能下降，放大器容易发生自激震荡，因此需要非常小心的设计各级匹配和电源偏置网络，控制放大器增益的和稳定系数。

发明内容

本发明的目的在于克服现有技术的不足，公开了一种4.0-5.0 GHz 8W GaN单片功率放大器及设计方法。

4.0-5.0 GHz 8W GaN单片功率放大器，包括输入匹配网络、级间匹配网络网络、输出匹配网络、栅极偏置电源、漏极偏置电源、pHEMT晶体管S1、S2、S3、S4、S5。

所述的输入匹配网络的端口1与信号源连接，输入匹配网络的端口2通过电感L1分别与栅极偏置电源的正极和级间匹配网络的端口7相连，栅极偏置电源的负极接地，输入匹配网络的端口3与pHEMT晶体管S1的栅极相连，pHEMT晶体管S1的源极接地，pHEMT晶体管S1的漏极与级间匹配网络的端口1相连，级间匹配网络的端口6分别与漏极偏置电源的正极和输出匹配网络的端口7相连，级间匹配网络的端口7与栅极偏置电源的正极相连，级间匹配网络的端口8通过级间匹配网络的端口7与栅极偏置电源的正极相连，级间匹配网络的端口2与pHEMT晶体管S2的栅极相连，级间匹配网络的端口3与pHEMT晶体管S3的栅极相连，级间匹配网络的端口4与pHEMT晶体管S4的栅极相连,级间匹配网络的端口5与pHEMT晶体管S5的栅极相连，输出管芯S2、S3、S4，S5的源极均接地，pHEMT晶体管S2的漏极与输出匹配网络的端口2相连，pHEMT晶体管S3的漏极与输出匹配网络的端口3相连，pHEMT晶体管S4的漏极与输出匹配网络的端口4相连，pHEMT晶体管S5的漏极与输出匹配网络的端口5相连，输出匹配网络的端口1与负载相连，输出匹配网络的端口7的一端与端口6相连，另一端分别与间匹配网络的端口6和漏极偏置电源的正极相连，漏极偏置电源的负极接地；

各匹配级网络具体设计如下：

所述的输入匹配网络包括与输入匹配网络的端口3连接的接地电容C1，电容C1的另一端与焊盘PAD1的一端相连，焊盘PAD1的另一端分别与电容C2的一端和微带线TL1的一端相连，电容C2的另一端与背孔BVIA1的一端的相连，背孔BVIA1的另一端接地，微带线TL1的另一端与电阻R1的一端相连，电阻R1的另一端与十字形节点Cros1的1端相连；输入匹配网络的端口1与电容C3的一端相连，电容C3的另一端与微带线TL3的一端相连，微带线TL3的另一端分别与微带线TL2的一端和电容C4的一端相连，电容C4的另一端与背孔BVIA2的一端相连，背孔BVIA2的另一端接地，微带线TL2的另一端与电感L2的一端相连，电感L2的另一端与十字形节点Cros1的4端相连，十字形节点Cros1的2端与微带线TL4的一端相连，微带线TL4的另一端与电感L3的一端相连，电感L3的另一端分别与电阻R2的一端和电容C5的一端相连，电阻R2的另一端和电容C5的另一端相连并都与输入匹配网络的端口2相连；

所述的级间匹配网络包括与级间匹配网络的端口1相连的信号源和微带线TL5，信号源的另一端接地，微带线TL5的另一端与电感L4的一段相连，电感L4的另一端与十字形节点Cros2的4端相连，级间匹配网络的端口6分别与接地电容C6和焊盘PAD2的一端连接，焊盘PAD2的另一端分别与电容C7的一端和微带线TL6的一端连接，电容C7的另一端与背孔BVIA3的一端连接，背孔BVIA3的另一端接地，微带线TL6的另一端与电感L5的一端相连，电感L5的另一端与十字形节点Cros2的1端相连，十字形节点Cros2的2端与十字形节点Cros3的4端通过电容C8相连，十字形节点Cros3的2端与电容C9的一端相连，电容C9的另一端与背孔BVIA4的一端相连，背孔BVIA4的另一端接地，十字形节点Cros3的1端与微带线TL7的一端相连，微带线TL7的一端通过弧形节点Cruve1与微带线TL8的一端相连，微带线TL8的另一端与十字形节点Cros4的4端相连，级间匹配网络的端口7分别与接地电容C10和焊盘PAD3的一端连接，焊盘PAD3的另一端与电阻R3的一端相连，电阻R3的另一端通过微带线TL9与十字形节点Cros4的1端相连，十字形节点Cros4的2端通过微带线TL10与电感L6的一端相连，电感L6的另一端与十字形节点Cros5的4端相连，十字形节点Cros5的2端通过电容C11与背孔BVIA5的一端相连背孔BVIA5的另一端接地,十字形节点Cros5的1端通过微带线TL11与弧形节点Cruve3的一端相连，弧形节点Cruve3的另一端通过微带线TL12与微带线TL13的一端相连，微带线TL13的另一端与电阻R5的一端相连，电阻R5的另一端与级间匹配网络的端口2相连，电容C12与电阻R5并联，十字形节点Cros5的3端通过微带线TL16与弧形节点Cruve4的一端相连，弧形节点Cruve4的另一端通过微带线TL17与微带线TL18的一端相连，微带线TL18的另一端与电阻R6的一端相连，电阻R6的另一端与级间匹配网络的端口3相连，电容C13与电阻R6并联，级间匹配网络的端口3通过微带线TL15与电阻R9的一端相连，电阻R9的另一端通过微带线TL14与级间匹配网络的端口2相连,十字形节点Cros3的3端通过微带线TL21与弧形节点Cruve2的一端相连，弧形节点Cruve2的另一端通过微带线TL22与十字形节点Cros6的4端相连，级间匹配网络的端口8分别与接地电容C14和焊盘PAD4的一端连接，焊盘PAD4的另一端与电阻R4的一端相连，电阻R4的另一端通过微带线TL23与十字形节点Cros6的3端相连，十字形节点Cros6的2端通过微带线TL24与电感L7的一端相连，电感L7的另一端与十字形节点Cros7的4端相连，十字形节点Cros7的2端通过电容C15与背孔BVIA7的一端相连，背孔BVIA7的另一端接地，十字形节点Cros7的1端通过微带线TL25和弧形节点Cruve5的一端相连，弧形节点Cruve5的另一端通过微带线TL26与微带线TL27的一端相连，微带线TL27的另一端与电阻R7的一端相连，电阻R7的另一端与级间匹配网络的端口4相连，电容C16与电阻R7并联，级间匹配网络的端口4通过微带线TL20与电阻R10的一端相连，电阻R10的另一端通过微带线TL19与级间匹配网络的端口3相连,十字形节点Cros7的3端通过微带线TL30和弧形节点Cruve6的一端相连，弧形节点Cruve6的另一端通过微带线TL31与微带线TL32的一端相连，微带线TL32的另一端与电阻R3的一端相连，电阻R3的另一端与级间匹配网络的端口5相连，电容C13与电阻R8并联，级间匹配网络的端口5通过微带线TL29与电阻R11的一端相连，电阻R11的另一端通过微带线TL28与级间匹配网络的端口4相连；

所述的输出匹配网络包括与输出匹配网络的端口2相连的锥形传输线Taper1，锥形传输线Taper1的另一端与微带线TL33的一端相连，微带线TL33的另一端与T形节点Tee1的1端相连，T形节点Tee1的3端与微带线TL34的一端相连，微带线TL34的另一端与T形节点Tee2的2端相连，输出匹配网络的端口7分别与接地电容C19和焊盘PAD5的一端,焊盘PAD5的另一端分别与电容C18的一端和电感L8的一端相连，电容C18的另一端与背孔BVIA7的一端相连，背孔BVIA7的另一端接地，电感L8的另一端与T形节点Tee1的2端相连，输出匹配网络的端口3与锥形传输线Taper2的一端相连，锥形传输线Taper2的另一端与微带线TL36的一端相连，微带线TL36的另一端与T形节点Tee3的2端相连，T形节点Tee3的3端与微带线TL35的一端相连，微带线TL35的一端与T形节点Tee2的1端相连，T形节点Tee2的3端与微带线TL37的一端，微带线TL37的另一端与T形节点Tee4的1端相连，T形节点Tee4的3端与微带线TL38的一端相连，微带线TL38的另一端与电感L9的一端相连，电感L5的另一端与十字形节点Cros8的2端相连，背孔BVIA8的一端接地，另一端与电容C20的一端相连，电容C20的另一端与十字形节点Cros8的3端相连，输出匹配网络的端口1与焊盘PAD5的一端相连，焊盘PAD6的另一端与电容C21的一端相连，电容C21的另一端与十字形节点Cros8的1端相连，十字形节点Cros8的4端与电感L10的一端相连，电感L10的另一端与微带线TL39的一端相连，微带线TL39的另一端与T形节点Tee5的3端相连，T形节点Tee5的1端与微带线TL40的一端相连，微带线TL40的另一端与T形节点Tee6的3端相连，输出匹配网络的端口4与锥形传输线Taper3的一端相连，锥形传输线Taper3的另一端与微带线TL42的一端相连，TL42的另一端与T形节点Tee7的3端相连，T形节点Tee7的1端与微带线TL41的一端相连，微带线TL41的另一端与T形节点Tee6的1端相连，T形节点Tee6的2端与微带线TL43的一端相连，微带线TL43的另一端与T形节点Tee8的3端相连，输出匹配网络的端口5与锥形传输线Taper4的一端相连，锥形传输线Taper4的另一端与微带线TL44的一端相连,微带线TL44的另一端与T形节点Tee8的2端相连，输出匹配网络的端口6分别与接地电容C23的一端和焊盘PAD7的一端相连，焊盘PAD7的另一端分别与电容C22的一端和电感L11的一端相连，电容C22的另一端与背孔BVIA9的一端相连，背孔BVIA9的另一端接地，电感L11的另一端与T形节点Tee8的1端相连。

其中所述的电容C2、电容C3、电容C4、电容C5、电容C7、电容C8、电容C9、电容C11、电容C12、电容C13、电容C15、电容C16、电容C17、电容C18、电容C20、电容C21、电容C22均为MIM电容；电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8均为薄膜电阻，所述的电感L2、电感L3、电感L4、电感L5、电感L6、电感L7、电感L8均为方形线圈平面电感，所述的电感L9、L10均为圆形线圈平面电感。

根据pHEMT晶体管的管芯采用的功率密度、管芯本身的功率大小、栅宽、电路损耗和整个工作频段的效率要求，确定管芯的有缘尺寸；选取输出级管芯和输入级管芯，由于管芯尺寸无法达到所述的4.0-5.0 GHz 8W GaN单片功率放大器的输出级管芯的栅宽，故所述的输出级管芯选4只6*100um管芯进行4路功率合成，输入级管芯的合成取决于末级管芯的总驱动功率，故输入级选取1只4*100um管芯。

再分别使用LoadPull（负载牵引）和SourcePull（源牵引）找出4*100um和6*100um两种管芯的最佳负载阻抗（Z_L1、Z_L2）和最佳源阻抗（Z_S1、Z_S2）。所谓最佳阻抗是指管芯功率最大和效率最大进行折中的一个阻抗点。

根据管芯的最佳负载阻抗和最佳源阻抗进行各级匹配网络设计，具体地说，输入匹配网络负责将50Ohm输入阻抗变换至Z_S1并同时提供输入级管芯的栅极偏置电源，级间匹配网络负责将Z_L1变换至Z_S2并同时提供输入级管芯的漏极偏执电源和输出级的栅极偏置电源，输出匹配网络则负责将Z_L2变换至50Ohm并同时提供输出级管芯的漏极偏置电源。

使用S参数仿真计算放大器的小信号增益、输入输出驻波系数、稳定系数等，使用谐波平衡仿真计算放大器在18dBm输入时的功率增益、输出功率、电源附加效率、谐波抑制等指标。优化放大器的各级匹配网络，即调整网络各部分的电阻、电容、电感、微带线尺寸，使得多个参数符合要求。

按照优化后的电路原理图进行版图Layout设计，并将芯片尺寸限制在2.5mm*3.0mm范围内。对版图进行电路、电磁场联合仿真：其中，管芯设置为电路仿真，其余传输线、电容、电阻、电感等无源部分设置为电磁场仿真。

本发明的有益效果优化了稳定系数、输入输出驻波系统、增益、功率、效率、谐波抑制等指标，使小信号增益控制在29dB左右，稳定系数在0.1~10GHz范围内均大于1.05，输出功率大于8.5W，电源附加效率大于45%。

附图说明

图1为本发明放大器原理框图；

图2为本发明放大器版图；

图3输入匹配网络设计图；

图4级间匹配网络设计图；

图5输出匹配网络设计图；

图6为输入输出阻抗Smith圆图；

图7为输入输出反射示意图；

图8为稳定系数示意图；

图9为输出功率（W）与电源附加效率曲线图；

图10为输出功率（W）与电源附加效率列表图；

图11为功率增益与输出功率(W)对比图；

图12为谐波抑制图。

具体实施方式

下面结合附图进一步详细描述本发明的技术方案：

4.0-5.0 GHz 8W GaN单片功率放大器，包括输入匹配网络、级间匹配网络网络、输出匹配网络、栅极偏置电源、漏极偏置电源、pHEMT晶体管S1、S2、S3、S4、S5；

本发明原理框图如图1所示，所述的输入匹配网络的端口1与信号源连接，输入匹配网络的端口2通过电感L1分别与栅极偏置电源的正极和级间匹配网络的端口7相连，栅极偏置电源的负极接地，输入匹配网络的端口3与pHEMT晶体管S1的栅极相连，pHEMT晶体管S1的源极接地，pHEMT晶体管S1的漏极与级间匹配网络的端口1相连，级间匹配网络的端口6分别与漏极偏置电源的正极和输出匹配网络的端口7相连，级间匹配网络的端口7与栅极偏置电源的正极相连，级间匹配网络的端口8通过级间匹配网络的端口7与栅极偏置电源的正极相连，级间匹配网络的端口2与pHEMT晶体管S2的栅极相连，级间匹配网络的端口3与pHEMT晶体管S3的栅极相连，级间匹配网络的端口4与pHEMT晶体管S4的栅极相连,级间匹配网络的端口5与pHEMT晶体管S5的栅极相连，输出管芯S2、S3、S4，S5的源极均接地，pHEMT晶体管S2的漏极与输出匹配网络的端口2相连，pHEMT晶体管S3的漏极与输出匹配网络的端口3相连，pHEMT晶体管S4的漏极与输出匹配网络的端口4相连，pHEMT晶体管S5的漏极与输出匹配网络的端口5相连，输出匹配网络的端口1与负载相连，输出匹配网络的端口7的一端与端口6相连，另一端分别与间匹配网络的端口6和漏极偏置电源的正极相连，漏极偏置电源的负极接地；

各匹配级网络具体涉及如下：

如图3所示，所述的输入匹配网络包括与输入匹配网络的端口3连接的接地电容C1，电容C1的另一端与焊盘PAD1的一端相连，焊盘PAD1的另一端分别与电容C2的一端和微带线TL1的一端相连，电容C2的另一端与背孔BVIA1的一端的相连，背孔BVIA1的另一端接地，微带线TL1的另一端与电阻R1的一端相连，电阻R1的另一端与十字形节点Cros1的1端相连；输入匹配网络的端口1与电容C3的一端相连，电容C3的另一端与微带线TL3的一端相连，微带线TL3的另一端分别与微带线TL2的一端和电容C4的一端相连，电容C4的另一端与背孔BVIA2的一端相连，背孔BVIA2的另一端接地，微带线TL2的另一端与电感L2的一端相连，电感L2的另一端与十字形节点Cros1的4端相连，十字形节点Cros1的2端与微带线TL4的一端相连，微带线TL4的另一端与电感L3的一端相连，电感L3的另一端分别与电阻R2的一端和电容C5的一端相连，电阻R2的另一端和电容C5的另一端相连并都与输入匹配网络的端口2相连；

如图4所示，所述的级间匹配网络包括与级间匹配网络的端口1相连的信号源和微带线TL5，信号源的另一端接地，微带线TL5的另一端与电感L4的一段相连，电感L4的另一端与十字形节点Cros2的4端相连，级间匹配网络的端口6分别与接地电容C6和焊盘PAD2的一端连接，焊盘PAD2的另一端分别与电容C7的一端和微带线TL6的一端连接，电容C7的另一端与背孔BVIA3的一端连接，背孔BVIA3的另一端接地，微带线TL6的另一端与电感L5的一端相连，电感L5的另一端与十字形节点Cros2的1端相连，十字形节点Cros2的2端与十字形节点Cros3的4端通过电容C8相连，十字形节点Cros3的2端与电容C9的一端相连，电容C9的另一端与背孔BVIA4的一端相连，背孔BVIA4的另一端接地，十字形节点Cros3的1端与微带线TL7的一端相连，微带线TL7的一端通过弧形节点Cruve1与微带线TL8的一端相连，微带线TL8的另一端与十字形节点Cros4的4端相连，级间匹配网络的端口7分别与接地电容C10和焊盘PAD3的一端连接，焊盘PAD3的另一端与电阻R3的一端相连，电阻R3的另一端通过微带线TL9与十字形节点Cros4的1端相连，十字形节点Cros4的2端通过微带线TL10与电感L6的一端相连，电感L6的另一端与十字形节点Cros5的4端相连，十字形节点Cros5的2端通过电容C11与背孔BVIA5的一端相连背孔BVIA5的另一端接地,十字形节点Cros5的1端通过微带线TL11与弧形节点Cruve3的一端相连，弧形节点Cruve3的另一端通过微带线TL12与微带线TL13的一端相连，微带线TL13的另一端与电阻R5的一端相连，电阻R5的另一端与级间匹配网络的端口2相连，电容C12与电阻R5并联，十字形节点Cros5的3端通过微带线TL16与弧形节点Cruve4的一端相连，弧形节点Cruve4的另一端通过微带线TL17与微带线TL18的一端相连，微带线TL18的另一端与电阻R6的一端相连，电阻R6的另一端与级间匹配网络的端口3相连，电容C13与电阻R6并联，级间匹配网络的端口3通过微带线TL15与电阻R9的一端相连，电阻R9的另一端通过微带线TL14与级间匹配网络的端口2相连,十字形节点Cros3的3端通过微带线TL21与弧形节点Cruve2的一端相连，弧形节点Cruve2的另一端通过微带线TL22与十字形节点Cros6的4端相连，级间匹配网络的端口8分别与接地电容C14和焊盘PAD4的一端连接，焊盘PAD4的另一端与电阻R4的一端相连，电阻R4的另一端通过微带线TL23与十字形节点Cros6的3端相连，十字形节点Cros6的2端通过微带线TL24与电感L7的一端相连，电感L7的另一端与十字形节点Cros7的4端相连，十字形节点Cros7的2端通过电容C15与背孔BVIA7的一端相连，背孔BVIA7的另一端接地，十字形节点Cros7的1端通过微带线TL25和弧形节点Cruve5的一端相连，弧形节点Cruve5的另一端通过微带线TL26与微带线TL27的一端相连，微带线TL27的另一端与电阻R7的一端相连，电阻R7的另一端与级间匹配网络的端口4相连，电容C16与电阻R7并联，级间匹配网络的端口4通过微带线TL20与电阻R10的一端相连，电阻R10的另一端通过微带线TL19与级间匹配网络的端口3相连,十字形节点Cros7的3端通过微带线TL30和弧形节点Cruve6的一端相连，弧形节点Cruve6的另一端通过微带线TL31与微带线TL32的一端相连，微带线TL32的另一端与电阻R3的一端相连，电阻R3的另一端与级间匹配网络的端口5相连，电容C13与电阻R8并联，级间匹配网络的端口5通过微带线TL29与电阻R11的一端相连，电阻R11的另一端通过微带线TL28与级间匹配网络的端口4相连；

如图5所示，所述的输出匹配网络包括与输出匹配网络的端口2相连的锥形传输线Taper1，锥形传输线Taper1的另一端与微带线TL33的一端相连，微带线TL33的另一端与T形节点Tee1的1端相连，T形节点Tee1的3端与微带线TL34的一端相连，微带线TL34的另一端与T形节点Tee2的2端相连，输出匹配网络的端口7分别与接地电容C19和焊盘PAD5的一端,焊盘PAD5的另一端分别与电容C18的一端和电感L8的一端相连，电容C18的另一端与背孔BVIA7的一端相连，背孔BVIA7的另一端接地，电感L8的另一端与T形节点Tee1的2端相连，输出匹配网络的端口3与锥形传输线Taper2的一端相连，锥形传输线Taper2的另一端与微带线TL36的一端相连，微带线TL36的另一端与T形节点Tee3的2端相连，T形节点Tee3的3端与微带线TL35的一端相连，微带线TL35的一端与T形节点Tee2的1端相连，T形节点Tee2的3端与微带线TL37的一端，微带线TL37的另一端与T形节点Tee4的1端相连，T形节点Tee4的3端与微带线TL38的一端相连，微带线TL38的另一端与电感L9的一端相连，电感L5的另一端与十字形节点Cros8的2端相连，背孔BVIA8的一端接地，另一端与电容C20的一端相连，电容C20的另一端与十字形节点Cros8的3端相连，输出匹配网络的端口1与焊盘PAD5的一端相连，焊盘PAD6的另一端与电容C21的一端相连，电容C21的另一端与十字形节点Cros8的1端相连，十字形节点Cros8的4端与电感L10的一端相连，电感L10的另一端与微带线TL39的一端相连，微带线TL39的另一端与T形节点Tee5的3端相连，T形节点Tee5的1端与微带线TL40的一端相连，微带线TL40的另一端与T形节点Tee6的3端相连，输出匹配网络的端口4与锥形传输线Taper3的一端相连，锥形传输线Taper3的另一端与微带线TL42的一端相连，TL42的另一端与T形节点Tee7的3端相连，T形节点Tee7的1端与微带线TL41的一端相连，微带线TL41的另一端与T形节点Tee6的1端相连，T形节点Tee6的2端与微带线TL43的一端相连，微带线TL43的另一端与T形节点Tee8的3端相连，输出匹配网络的端口5与锥形传输线Taper4的一端相连，锥形传输线Taper4的另一端与微带线TL44的一端相连,微带线TL44的另一端与T形节点Tee8的2端相连，输出匹配网络的端口6分别与接地电容C23的一端和焊盘PAD7的一端相连，焊盘PAD7的另一端分别与电容C22的一端和电感L11的一端相连，电容C22的另一端与背孔BVIA9的一端相连，背孔BVIA9的另一端接地，电感L11的另一端与T形节点Tee8的1端相连。

其中所述的电容C2、电容C3、电容C4、电容C5、电容C7、电容C8、电容C9、电容C11、电容C12、电容C13、电容C15、电容C16、电容C17、电容C18、电容C20、电容C21、电容C22均为MIM电容；电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8均为薄膜电阻，所述的电感L2、电感L3、电感L4、电感L5、电感L6、电感L7、电感L8均为方形线圈平面电感，所述的电感L9、L10均为圆形线圈平面电感。

4.0-5.0 GHz 8W GaN单片功率放大器的设计方法如下：

首先确定管芯的有源尺寸，NP25-00工艺管芯的功率密度约为4.9W/mm，则对8W放大器而言输出级管芯的栅宽最小仅需1.7mm，但是单个管芯尺寸无法达到，故必须采用多管芯合成。又考虑到电路损耗以及整个工作频段的效率要求，输出级选取4只6*100um管芯进行4路功率合成。单管功率增益约为11.5dB，功率分配与合成的损耗约按4dB计，则末级4路管芯的总功率增益约为13.5dB。单管驱动功率21dBm，单管输出功率34.0dBm，输出级的合成损耗控制在1dB以内，则输出功率可达39.5dBm（8.9W）。级间匹配损耗和功率分配损耗按3dB计，末级4管芯的总驱动功率约为30dBm，故输入级选取1只4*100um管芯，输入功率18dBm，功率增益12dB，输出功率30dBm。

用负载牵引找出输出级管芯和输出级管芯的最佳负载阻抗即Z_L1、Z_L2和最佳源阻抗即Z_S1、Z_S2，所述的最佳负载阻抗和最佳源阻抗指管芯功率最大和效率最大进行折中的一个阻抗点；具体步骤包括：分别使用LoadPull即负载牵引和SourcePull即源牵引找出4*100um和6*100um两种管芯的最佳负载阻抗即Z_L1、Z_L2和最佳源阻抗即Z_S1、Z_S2。通过给管芯设置不同的输入源阻抗和输出负载阻抗，使用谐波平衡法计算各种输入输出阻抗条件下功放管芯的功率和效率值，经过反复的LoadPull、SourcePull迭代最终找到一个使管芯功率或者效率最大的输入源阻抗和输出负载阻抗。

根据管芯的最佳负载阻抗和最佳源阻抗进行各级匹配网络设计，具体地说，输入匹配网络负责将50Ohm输入阻抗变换至Z_S1并同时提供输入级管芯的栅极偏置电源，级间匹配网络负责将Z_L1变换至Z_S2并同时提供输入级管芯的漏极偏执电源和输出级的栅极偏置电源，输出匹配网络则负责将Z_L2变换至50Ohm并同时提供输出级管芯的漏极偏置电源。

使用S参数仿真计算放大器的小信号增益、输入输出驻波系数、稳定系数等，使用谐波平衡仿真计算放大器在18dBm输入时的功率增益、输出功率、电源附加效率、谐波抑制等指标，仿真效果如图6~图10所示，图1为本发明放大器原理框图；图2为本发明放大器版图图3输入匹配网络设计图；图4级间匹配网络设计图；图5输出匹配网络设计图；图6为输入输出阻抗Smith圆图；图7为输入输出反射示意图；图8为稳定系数示意图；图9为输出功率（W）与电源附加效率曲线图；图10为输出功率（W）与电源附加效率列表图；图11为功率增益与输出功率(W)对比图；图12为谐波抑制图。本发明优化放大器的各级匹配网络，使小信号增益控制在29dB左右，稳定系数在0.1-10GHz范围内均>1.05，输出功率＞8.5W，电源附加效率>45%。

按照优化后的电路原理图进行版图Layout设计，并将芯片尺寸限制在2.5mm*3.0mm范围内。对版图进行电路、电磁场联合仿真：其中，管芯设置为电路仿真，其余传输线、电容MIM电容、电阻、电感等无源部分设置为电磁场仿真。

Claims (5)

1.一种4.0-5.0 GHz 8W GaN单片功率放大器，其特征在于，包括输入匹配网络、级间匹配网络网络、输出匹配网络、栅极偏置电源、漏极偏置电源、pHEMT晶体管S1、S2、S3、S4、S5；

所述的输入匹配网络的端口1与信号源连接，输入匹配网络的端口2通过电感L1分别与栅极偏置电源的正极和级间匹配网络的端口7相连，栅极偏置电源的负极接地，输入匹配网络的端口3与pHEMT晶体管S1的栅极相连，pHEMT晶体管S1的源极接地，pHEMT晶体管S1的漏极与级间匹配网络的端口1相连，级间匹配网络的端口6分别与漏极偏置电源的正极和输出匹配网络的端口7相连，级间匹配网络的端口7与栅极偏置电源的正极相连，级间匹配网络的端口8通过级间匹配网络的端口7与栅极偏置电源的正极相连，级间匹配网络的端口2与pHEMT晶体管S2的栅极相连，级间匹配网络的端口3与pHEMT晶体管S3的栅极相连，级间匹配网络的端口4与pHEMT晶体管S4的栅极相连,级间匹配网络的端口5与pHEMT晶体管S5的栅极相连，输出管芯S2、S3、S4，S5的源极均接地，pHEMT晶体管S2的漏极与输出匹配网络的端口2相连，pHEMT晶体管S3的漏极与输出匹配网络的端口3相连，pHEMT晶体管S4的漏极与输出匹配网络的端口4相连，pHEMT晶体管S5的漏极与输出匹配网络的端口5相连，输出匹配网络的端口1与负载相连，输出匹配网络的端口7的一端与端口6相连，另一端分别与间匹配网络的端口6和漏极偏置电源的正极相连，漏极偏置电源的负极接地；

所述的输入匹配网络包括与输入匹配网络的端口3连接的接地电容C1，电容C1的另一端与焊盘PAD1的一端相连，焊盘PAD1的另一端分别与电容C2的一端和微带线TL1的一端相连，电容C2的另一端与背孔BVIA1的一端的相连，背孔BVIA1的另一端接地，微带线TL1的另一端与电阻R1的一端相连，电阻R1的另一端与十字形节点Cros1的1端相连；输入匹配网络的端口1与电容C3的一端相连，电容C3的另一端与微带线TL3的一端相连，微带线TL3的另一端分别与微带线TL2的一端和电容C4的一端相连，电容C4的另一端与背孔BVIA2的一端相连，背孔BVIA2的另一端接地，微带线TL2的另一端与电感L2的一端相连，电感L2的另一端与十字形节点Cros1的4端相连，十字形节点Cros1的2端与微带线TL4的一端相连，微带线TL4的另一端与电感L3的一端相连，电感L3的另一端分别与电阻R2的一端和电容C5的一端相连，电阻R2的另一端和电容C5的另一端相连并都与输入匹配网络的端口2相连；

所述的级间匹配网络包括与级间匹配网络的端口1相连的信号源和微带线TL5，信号源的另一端接地，微带线TL5的另一端与电感L4的一段相连，电感L4的另一端与十字形节点Cros2的4端相连，级间匹配网络的端口6分别与接地电容C6和焊盘PAD2的一端连接，焊盘PAD2的另一端分别与电容C7的一端和微带线TL6的一端连接，电容C7的另一端与背孔BVIA3的一端连接，背孔BVIA3的另一端接地，微带线TL6的另一端与电感L5的一端相连，电感L5的另一端与十字形节点Cros2的1端相连，十字形节点Cros2的2端与十字形节点Cros3的4端通过电容C8相连，十字形节点Cros3的2端与电容C9的一端相连，电容C9的另一端与背孔BVIA4的一端相连，背孔BVIA4的另一端接地，十字形节点Cros3的1端与微带线TL7的一端相连，微带线TL7的一端通过弧形节点Cruve1与微带线TL8的一端相连，微带线TL8的另一端与十字形节点Cros4的4端相连，级间匹配网络的端口7分别与接地电容C10和焊盘PAD3的一端连接，焊盘PAD3的另一端与电阻R3的一端相连，电阻R3的另一端通过微带线TL9与十字形节点Cros4的1端相连，十字形节点Cros4的2端通过微带线TL10与电感L6的一端相连，电感L6的另一端与十字形节点Cros5的4端相连，十字形节点Cros5的2端通过电容C11与背孔BVIA5的一端相连背孔BVIA5的另一端接地,十字形节点Cros5的1端通过微带线TL11与弧形节点Cruve3的一端相连，弧形节点Cruve3的另一端通过微带线TL12与微带线TL13的一端相连，微带线TL13的另一端与电阻R5的一端相连，电阻R5的另一端与级间匹配网络的端口2相连，电容C12与电阻R5并联，十字形节点Cros5的3端通过微带线TL16与弧形节点Cruve4的一端相连，弧形节点Cruve4的另一端通过微带线TL17与微带线TL18的一端相连，微带线TL18的另一端与电阻R6的一端相连，电阻R6的另一端与级间匹配网络的端口3相连，电容C13与电阻R6并联，级间匹配网络的端口3通过微带线TL15与电阻R9的一端相连，电阻R9的另一端通过微带线TL14与级间匹配网络的端口2相连,十字形节点Cros3的3端通过微带线TL21与弧形节点Cruve2的一端相连，弧形节点Cruve2的另一端通过微带线TL22与十字形节点Cros6的4端相连，级间匹配网络的端口8分别与接地电容C14和焊盘PAD4的一端连接，焊盘PAD4的另一端与电阻R4的一端相连，电阻R4的另一端通过微带线TL23与十字形节点Cros6的3端相连，十字形节点Cros6的2端通过微带线TL24与电感L7的一端相连，电感L7的另一端与十字形节点Cros7的4端相连，十字形节点Cros7的2端通过电容C15与背孔BVIA7的一端相连，背孔BVIA7的另一端接地，十字形节点Cros7的1端通过微带线TL25和弧形节点Cruve5的一端相连，弧形节点Cruve5的另一端通过微带线TL26与微带线TL27的一端相连，微带线TL27的另一端与电阻R7的一端相连，电阻R7的另一端与级间匹配网络的端口4相连，电容C16与电阻R7并联，级间匹配网络的端口4通过微带线TL20与电阻R10的一端相连，电阻R10的另一端通过微带线TL19与级间匹配网络的端口3相连,十字形节点Cros7的3端通过微带线TL30和弧形节点Cruve6的一端相连，弧形节点Cruve6的另一端通过微带线TL31与微带线TL32的一端相连，微带线TL32的另一端与电阻R3的一端相连，电阻R3的另一端与级间匹配网络的端口5相连，电容C13与电阻R8并联，级间匹配网络的端口5通过微带线TL29与电阻R11的一端相连，电阻R11的另一端通过微带线TL28与级间匹配网络的端口4相连；

所述的输出匹配网络包括与输出匹配网络的端口2相连的锥形传输线Taper1，锥形传输线Taper1的另一端与微带线TL33的一端相连，微带线TL33的另一端与T形节点Tee1的1端相连，T形节点Tee1的3端与微带线TL34的一端相连，微带线TL34的另一端与T形节点Tee2的2端相连，输出匹配网络的端口7分别与接地电容C19和焊盘PAD5的一端,焊盘PAD5的另一端分别与电容C18的一端和电感L8的一端相连，电容C18的另一端与背孔BVIA7的一端相连，背孔BVIA7的另一端接地，电感L8的另一端与T形节点Tee1的2端相连，输出匹配网络的端口3与锥形传输线Taper2的一端相连，锥形传输线Taper2的另一端与微带线TL36的一端相连，微带线TL36的另一端与T形节点Tee3的2端相连，T形节点Tee3的3端与微带线TL35的一端相连，微带线TL35的一端与T形节点Tee2的1端相连，T形节点Tee2的3端与微带线TL37的一端，微带线TL37的另一端与T形节点Tee4的1端相连，T形节点Tee4的3端与微带线TL38的一端相连，微带线TL38的另一端与电感L9的一端相连，电感L5的另一端与十字形节点Cros8的2端相连，背孔BVIA8的一端接地，另一端与电容C20的一端相连，电容C20的另一端与十字形节点Cros8的3端相连，输出匹配网络的端口1与焊盘PAD5的一端相连，焊盘PAD6的另一端与电容C21的一端相连，电容C21的另一端与十字形节点Cros8的1端相连，十字形节点Cros8的4端与电感L10的一端相连，电感L10的另一端与微带线TL39的一端相连，微带线TL39的另一端与T形节点Tee5的3端相连，T形节点Tee5的1端与微带线TL40的一端相连，微带线TL40的另一端与T形节点Tee6的3端相连，输出匹配网络的端口4与锥形传输线Taper3的一端相连，锥形传输线Taper3的另一端与微带线TL42的一端相连，TL42的另一端与T形节点Tee7的3端相连，T形节点Tee7的1端与微带线TL41的一端相连，微带线TL41的另一端与T形节点Tee6的1端相连，T形节点Tee6的2端与微带线TL43的一端相连，微带线TL43的另一端与T形节点Tee8的3端相连，输出匹配网络的端口5与锥形传输线Taper4的一端相连，锥形传输线Taper4的另一端与微带线TL44的一端相连,微带线TL44的另一端与T形节点Tee8的2端相连，输出匹配网络的端口6分别与接地电容C23的一端和焊盘PAD7的一端相连，焊盘PAD7的另一端分别与电容C22的一端和电感L11的一端相连，电容C22的另一端与背孔BVIA9的一端相连，背孔BVIA9的另一端接地，电感L11的另一端与T形节点Tee8的1端相连。

2.根据权利要求1所述的一种4.0-5.0 GHz 8W GaN单片功率放大器，其特征在于，所述的pHEMT晶体管S1为输出级管芯，pHEMT晶体管S2、S3、S4、S5为输出级管芯；

所述的电容C2、电容C3、电容C4、电容C5、电容C7、电容C8、电容C9、电容C11、电容C12、电容C13、电容C15、电容C16、电容C17、电容C18、电容C20、电容C21、电容C22均为MIM电容；电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8均为薄膜电阻，所述的电感L2、电感L3、电感L4、电感L5、电感L6、电感L7、电感L8均为方形线圈平面电感，所述的电感L9、L10均为圆形线圈平面电感。

3.如权利要求1或2所述的一种4.0-5.0 GHz 8W GaN单片功率放大器的设计方法，其特征在于，包括以下步骤:

根据pHEMT晶体管管芯采用的功率密度、管芯本身的功率大小、栅宽、电路损耗和整个工作频段的效率要求，确定管芯的尺寸；并进一步选取输出级管芯和输入级管芯；

使用负载牵引找出输出级管芯和输出级管芯的最佳负载阻抗即Z_L1、Z_L2和最佳源阻抗即Z_S1、Z_S2，所述的最佳负载阻抗和最佳源阻抗指管芯功率最大和效率最大进行折中的一个阻抗点；具体包括：分别使用LoadPull即负载牵引和SourcePull即源牵引找出两种管芯的最佳负载阻抗即Z_L1、Z_L2和最佳源阻抗即Z_S1、Z_S2；通过给管芯设置不同的输入源阻抗和输出负载阻抗，使用谐波平衡法计算各种输入输出阻抗条件下功放管芯的功率和效率值，经过反复的LoadPull、SourcePull迭代最终找到一个使管芯功率或者效率最大的输入源阻抗和输出负载阻抗；

据微波电路匹配理论，借助Smith圆图，结合输出级管芯和输入的最佳负载阻抗和最佳源阻抗进行各级匹配网络设计，具体包括：输入匹配网络负责将设计大小的输入阻抗变换至Z_s1并同时提供输入级管芯的栅极偏置电源，级间匹配网络负责将Z_L1变换至Z_S2并同时提供输入级管芯的漏极偏执电源和输出级的栅极偏置电源，输出匹配网络则负责将Z_L2的大小变换至与输入阻抗设计大小相同，并同时提供输出级管芯的漏极偏置电源；

使用S参数仿真计算放大器的包括小信号增益、输入输出驻波系数、稳定系数在内的指标，使用谐波平衡仿真计算放大器在输入管芯的输入功率大小的输入时的包括功率增益、输出功率、电源附加效率、谐波抑制在内的指标；优化放大器的各级匹配网络，即调整网络各部分的电阻、电容、电感、微带线尺寸，使得多个参数符合要求；

按照优化后的电路原理图进行版图Layout设计，并将芯片尺寸限制在设计范围内；对版图进行电路、电磁场联合仿真，其中在仿真过程中，管芯设置为电路仿真，其余包括传输线、电容、电阻、电感在内的无源部分设置为电磁场仿真。

4.根据权利要求3所述的设计方法，其特征在于，所述的输出级管芯和输入管级芯采用NP25-00工艺，管芯功率密度为4.9 W/mm。

5.根据权利要求3所述的设计方法,其特征在于，所述的使得多个参数符合要求包括使小信号增益控制在29dB左右，稳定系数在0.1~10GHz范围内均大于1.05，输出功率大于8.5W，电源附加效率大于45%。