CN106026951B - 用于电子电路中抗混叠的设备和方法 - Google Patents
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Abstract
本发明公开了用于电子电路中抗混叠的设备和方法。利用开关时钟信号和采样时钟信号操作的电路可以具有周期性相位反转的一个或多个开关和采样时钟信号。相位反转的周期可以大于初始开关和/或采样时钟信号的周期的两倍，并且在某些构造中，开关和采样时钟信号是同步的。通过选择相位反转周期(或频率)，可以去除来自开关和采样时钟信号的混合信号的混叠频率分量。
Description
技术领域
所描述的技术总体上涉及电子学，更具体地涉及电子电路中的抗混叠。
背景技术
现代电路，例如放大器，常常使用时钟控制开关。电子电路中包括时钟控制开关可以用于多种用途。在一个示例中，放大器可以使用开关以用于放大器的斩波或自稳零操作。
包括时钟控制开关的电子电路的输出随后可以被采样。对电子电路的输出进行采样可以不期望地导致混叠。
发明内容
所描述技术的每种方法和设备具有数个方面，其中单个方面并非是唯一地导致其所期望属性的原因。
在一个实施方案中，设备包括被配置以接收第一时钟信号并且生成输出信号的开关电路，其中所述开关电路包括被配置以接收第一时钟信号的第一开关，其中所述第一时钟信号被配置以控制开关电路的开关操作。设备进一步包括被配置以接收第二时钟信号和输出信号的采样电路，其中所述采样电路包括被配置以接收第二时钟信号的第二开关，其中所述第二时钟信号被配置以控制采样电路的采样操作。设备进一步包括第一时钟修正电路，其被配置以接收第一输入时钟信号并且通过周期性反转第一输入时钟信号的相位生成第一经修正的时钟信号，其中所述第一经修正的时钟信号包括第一时钟信号或第二时钟信号。
在另一个实施方案中，方法包括接收第一时钟信号作为输入至开关电路，利用第一时钟信号控制开关电路的开关操作，基于开关操作生成开关电路的输出信号，接收第二时钟信号和输出信号作为输入至采样电路以及利用第二时钟信号控制采样电路的采样操作。方法进一步包括基于周期性反转第一输入时钟信号的相位生成第一经修正的时钟信号，其中所述第一经修正的时钟信号包括第一时钟信号或第二时钟信号。
在另一个实施方案中，设备包括用于接收第一时钟信号的构件、用于由部分地基于第一时钟信号的开关操作生成输出信号的构件以及用于接收第二时钟信号和输出信号的构件，其中所述第一时钟信号被配置以控制开关操作，其中所述第二时钟信号被配置以控制采样操作。设备进一步包括用于接收第一输入时钟信号并且周期性反转所述第一输入时钟信号的相位从而生成第一经修正的时钟信号的构件，其中所述第一经修正的时钟信号包括第一时钟信号或第二时钟信号。
附图说明
提供这些附图和本文的相关描述，以阐述所描述技术的具体实施方案，并且并非意在是限制性的。
图1A是示出根据一个实施方案的抗混叠电路示例的示意性框图。
图1B是示出根据另一个实施方案的抗混叠电路示例的示意性框图。
图1C是示出根据另一个实施方案的抗混叠电路示例的示意性框图。
图2A是示出根据一个实施方案图1A-1C的时钟修正电路的示意性框图。
图2B是示出根据另一个实施方案图1A-1C的时钟修正电路的示意性框图。
图3A是根据一个实施方案实施抗混叠电路的一个示例。
图3B是根据一个实施方案实施抗混叠电路的另一个示例。
图3C是根据一个实施方案实施抗混叠电路的另一个示例。
图4A示出了根据一个实施方案的抗混叠电路示例的频率域图。
图4B示出了图4A的抗混叠电路示例的时间域图。
具体实施方式
下文参考所附附图更全面地描述了新系统、设备和方法的各个方面。然而，本文公开的方面可以以很多不同形式体现，并且不应当被视为限定为本公开中展示的任何具体的结构或功能。相反，提供这些方面以使本公开将是全面且完整的，并且将对本领域技术人员全面表达本公开的范围。基于本文的教导，本领域技术人员将领会，本公开的范围意在覆盖本文所公开的新系统、设备和方法的任何方面，无论独立实施或与任何其他方面组合实施。例如，可以利用本文所示任意数量的方面实施设备或实践方法。此外，所述范围意在囊括利用其他结构、功能性或者除本文所示各个方面之外的结构和功能性而实践的设备或方法。应当理解的是，本文公开的任何方面可以由权利要求的一个或多个元素来体现。
尽管本文描述了特定的方面，这些方面的很多变化和排列落入本公开的范围内。尽管提及了优选方面的一些益处和优势，本公开的范围并非意在限定为特定的益处、用途或目的。相反，本公的方面意在广泛应用于不同的有线及无线技术、系统构造、网络，包括光学网络、硬盘以及传输协议，其中一些在附图和优选方面的以下描述中以示例的方式阐述。详细描述和附图仅仅是阐述本发明而非限定，本公开的范围由所附权利要求及其等价物限定。
多种模拟电子技术可以利用时钟控制开关部分地操作。在一个示例中，斩波放大器包括输入斩波开关和输出斩波开关，所述输入斩波开关用于在将输入信号提供给放大电路之间使用斩波时钟信号对其进行调控，所述输出斩波开关用于调控由放大电路生成的放大信号。在另一个示例中，自稳零放大器包括自稳零开关，其用于控制自稳零相位和放大相位之间放大器的运行。利用由开关时钟信号控制的电子电路的另一个示例包括开关调节器、数据转换器以及开关电容电路。
尽管在电子电路中使用时钟控制开关可以用于多种用途中，包括这种开关还可以降低性能。例如，当使用具有由开关时钟信号控制的栅极的场效应晶体管(FET)实施开关时，作为对开关时钟信号的上升沿或下降沿的应答，位移电流可以流动通过寄生栅极-源电容和/或栅极-漏电容。这种耦合可以导致时钟馈穿(feed-through)和/或电荷注入效应。
因此，电子电路中包括时钟控制开关可以导致产生由电子电路生成的输出信号，所述电子电路在开关时钟信号的基频及其谐频处具有纹波或毛刺。尽管开关时钟信号的基频可以选择为高于输出信号的带宽，当随后通过模数转换器(ADC)或其他采样电路对放大器的输出信号进行采样时，来自时钟信号的纹波能够与低频混叠并且破坏信号完整性。
在某些构造中，采样时钟信号可以与由时钟控制开关使用的开关时钟信号同步，以增加混叠的可预见性。然而，这种构造可以通过使得开关时钟信号的基频或一个谐频大约等于采样时钟信号的基频或一个谐频，进一步加重混叠问题。本领域普通技术人员将领会，这种构造可以使时钟纹波与DC混叠，从而不期望地产生DC偏移。
ADC或其他采样电路可以在输入处包括抗混叠滤波器，以减少混叠。然而，在高精确信号处理系统中，抗混叠滤波器单独不足以阻止混叠。例如，当来自开关电路的输出信号包括具有100-200μV振幅的纹波并且抗混叠滤波器以因子10阻止纹波时，由抗混叠滤波器输出的经过滤信号仍然可以包括具有10-20μV振幅的时钟纹波。这种纹波可以直接与DC混叠或者通过采样与低频波段混叠，从而破坏信号完整性和/或产生大约10-20μV的DC偏移。
输出信号中时钟纹波的振幅可以随多个参数变化，包括例如温度、输入共模电压、供电电压、流程和/或负载电流。时钟纹波振幅的变化可以加重实施抗混叠滤波器的复杂性，和/或能够使失调电压(Vos)偏差、共模抑制比(CMRR)和/或电源供电抑制比(PSRR)的性能显著下降。
本文提供了用于电子电路中抗混叠的设备和方法。在某些构造中，利用开关时钟信号和采样时钟信号操作的电路可以具有周期性相位反转的一个或多个开关时钟信号和采样时钟信号。相位反转的周期可以大于初始开关和/或采样时钟信号的周期的两倍。通过选择相位反转周期(或频率)，可以去除来自开关和采样时钟信号的混合信号的混叠分量(例如DC分量和/或低频分量)。
在一个示例中，与时钟混叠相关的问题可以通过周期性反转开关时钟信号的相位而缓解，其中反转频率FREV大约等于开关时钟信号FCLK的频率除以N，其中N是大于的因子。本领域技术人员将领会，相位调制可以在FREV某些谐频处消除光谱分量，并且在频率[FCLK+(2j+1)FCLK]处产生边带谐频，其中j为整数(…-2、-1、0、1、2、…)。
如本领域技术人员将领会，输出信号内开关时钟信号的纹波可以与采样时钟信号混合，从而导致混叠。在无时钟相位反转的情况下，混叠可以以混叠频率FALIAS发生，所述混叠频率大约等于k*F采样-m*FCLK，其中k和m是大于或等于1的整数，F采样是采样时钟信号的频率，FCLK是开关时钟信号的频率。一些混叠频率FALIAS可以发生于低频或者DC处，其可以破坏信号完整性和/或产生DC偏移。然而，通过以反转频率FREV提供相位反转，可以有效地调制混叠频率FALIAS，从而使混叠上变频为FALIAS+FREV。当上变频的混叠频率FALIAS+FREV超过所测定或所采样信号的带宽时，与开关时钟信号相关的混叠应当不会干扰目标信号。
尽管上述示例在反转开关时钟信号相位的背景下描述了相位反转，本文的教导还可应用于对采样时钟信号而非开关时钟信号进行相位反转的构造，还可应用于对采样时钟信号和开关时钟信号两者进行相位反转的构造。在某些构造中，当对采样时钟信号和开关时钟信号两者进行相位反转时，选择不同的相位反转频率。
本文的教导可以用于通过将混叠音位移至目标信号带宽之外从而增强电子系统的性能。因此，电子系统可以以增强的性能运行，包括例如较小的DC偏移、更好的CMRR、更好的PSRR和/或较高的信号完整性。在某些构造中，相位反转可以缓解对于抗混叠滤波器的需要和/或放宽抗混叠滤波器的设计限制，从而减少电子系统的复杂性、尺寸、功耗和/或成本。
本文描述的抗混叠减少方案可以用于多种电子系统和应用中。例如，在一个示例中，放大器例如斩波和/或自稳零放大器使用由开关时钟信号控制的开关运用，并且通过ADC或者由采样时钟信号控制的其他采样电路对放大器的输出进行采样。在这种构造中，开关时钟信号和/或采样时钟信号可以被配置为根据本文的教导利用周期性相位反转而运行。在另一个示例中，开关能量转换器例如降压转换器、升压转换器或者电荷泵，可以基于开关时钟信号产生稳定供电电压。此外，采样电路可以部分地由稳定供电电压供能，并且采样电路的采样操作可以由采样时钟信号控制。在这种构造中，开关时钟信号和/或采样时钟信号可以被配置为根据本文的教导利用周期性相位反转而运行。
如本文所述，图1A-3C中相同的数字引用可以表示相同、基本上相似或相应的性质、元素、组件或功能。
图1A是示出根据一个实施方案的抗混叠电路示例的示意性框图。所示抗混叠电路100a包括时钟修正电路102、开关电路108和采样电路112。时钟修正电路102可以接收输入时钟信号104并且生成开关时钟信号106，其可以被提供至开关电路108。开关电路108可以接收输入信号109和开关时钟信号106，并且提供输出信号110至采样电路112。采样电路112可以从开关电路108和采样时钟信号114接收输出信号110，并且生成采样出的信号116。
仍然参照图1A，时钟修正电路102被配置为接受输入信号例如输入时钟信号104，并且产生输出信号例如开关时钟信号106。时钟修正电路102的输出信号是基于输入时钟信号104生成的经修正的时钟信号。时钟修正电路102可以周期性反转输入时钟信号104，以产生经修正的时钟信号。在一个实施方案中，输入时钟信号104的反转周期可以选择为输入时钟信号104的周期的整数倍。在该实施方案中，输入时钟信号104的频率是输入时钟信号104反转频率的整数倍。例如，如果输入时钟信号104的频率是FCLK，输入时钟信号104的反转频率FREV可以是FCLK/N，其中N可以是大于2的整数因子。因子N为大于2的2的幂次方(例如2、4、8、16等)对于生成周期性反相信号可以是有利的。在其他实施方案中，因子N可以是非整数，这可以在例如小数分频电路中实施。时钟修正电路102可以以多种途径实施，其中一些随下面图2A-2B进一步详细描述。
仍然参照1A，开关电路108可以是基于时钟信号例如开关时钟信号106执行开关操作的时钟电路。开关电路108可以从时钟修正电路102接收开关时钟信号106以执行其开关操作。在一些实施方案中，开关电路108可以是放大器、缓冲器或者有源滤波器，其定时应用斩波、自稳零或者电容开关(例如在开关电容电路中)。在其他实施方案中，开关电路108可以是为信号处理系统的一个或多个区供能并且利用开关操作的电源，例如DC/DC转换器、电荷泵等，以产生与例如外部供电电压不同的局部电压。
在一个实施方案中，开关电路108包括一个或多个场效应晶体管(FET)，例如金属氧化物半导体(MOS)晶体管。此外，FET的栅极可以由开关时钟信号106控制，并且FET可以在开关电路108的信号通道中运行。另外，FET的寄生栅极-源和/或栅极-漏电容可以产生电荷注入和/或时钟耦合，这可以导致在开关时钟信号106的基频及其谐频处在输出信号110中产生纹波。
仍然参照1A，采样电路112可以是基于时钟信号例如采样时钟信号114，对其输入信号(在本示例中对应于输出信号110)进行采样的定时电路。采样电路112可以从开关电路108接收输出信号110，并且基于采样时钟信号114生成采样出的信号116。在一些实施方案中，采样出的信号116可以是输出信号110的采样形式。在其他实施方案中，采样出的信号116可以是采样电路112的另一个输入(图1A中未显示)的采样形式，输出信号110可以用作采样电路112的供电电压。采样电路112可以包括采样组件，其可以例如用于模数转换器(ADC)(例如流水线、算法、sigma-delta、逐次逼近寄存器(successive approximationregister，SAR)以及其他ADC类型)和开关电容电路(例如有源开关电容滤波器和采样-保持电路)中。开关电路108和采样电路112的一些实施示例随下面图3A-3C进一步讨论。
在图1A所示实施方案中，将由时钟修正电路102生成的经修正的时钟信号提供给开关电路108，作为开关时钟信号106。如下面随图1B-1C进一步讨论，来自时钟修正电路102的经修正的时钟信号输出可以用作不同的定时电路例如采样电路112的时钟信号。周期性反转时钟修正电路102中输入时钟信号104的相位可以有利地改变频率域特征，以去除混叠。例如，周期性反转输入时钟信号的相位可以将混叠音位移至目标信号的带宽之外。一个实施示例的信号频率域和时间域图随下面图4A-4B进一步详细描述。
在某些构造中，开关时钟信号106可以与采样时钟信号114同步，以使混叠音将具有可预期且稳定的频率。然而，在其他构造中，开关时钟信号106和采样时钟信号114可以是不同步的。
图1B是示出根据另一个实施方案的抗混叠电路示例的示意性框图。所示抗混叠电路100b包括时钟修正电路102、开关电路108和采样电路112。在图1B所示实施方案中，时钟修正电路102接收并修正输入时钟信号105，以将采样时钟信号114输出至采样电路112。因此，所示构造为采样时钟信号114而非开关时钟信号106提供相位反转。图1B的抗混叠电路100b的其余细节与图1A的抗混叠电路100a相似。
图1C是示出根据另一个实施方案的抗混叠电路示例的示意性框图。所示抗混叠电路100c包括第一时钟修正电路102a、第二时钟修正电路102b、开关电路108和采样电路112。第一时钟修正电路102a可以接收输入时钟信号104，并且将开关时钟信号106输出至开关电路108。第二时钟修正电路102b可以接收第二输入时钟信号105，并且将采样时钟信号114输出至采样电路112。
在图1C所示实施方案中，第一时钟修正电路102a中输入时钟104的反转频率与第二时钟修正电路102b中第二输入时钟105的反转频率可以是不同的，以去除混叠，并且确保将任何混叠音位移至目标信号的带宽之外。图1C的抗混叠电路100c的其余细节同之前描述。
图2A是示出根据一个实施方案图1A-1C的时钟修正电路的示意性框图。时钟修正电路201a可以是时钟修正电路102(图1A-1B)、第一时钟修正电路102a(图1C)和第二时钟修正电路102b(图1C)的一个实施示例。所示时钟修正电路201a包括输入时钟信号104、分频器202、相位反转信号204、异OR(XOR)电205和经修正的时钟信号206。
在所示构造中，分频器202通过将输入时钟信号104除以因子N，生成相位反转信号204。分频器202是相位反转电路的一个实施示例，其被配置以生成相位反转信号204。在其他实施方案中，可以使用其他合适的电路来实施提供相位反转信号204的相位反转电路。时钟修正电路201a基于相位反转信号204和输入时钟信号104的XOR操作生成经修正的时钟信号206。尽管图2A-2B中的示例示出了利用指示相位反转的信号(例如相位反转信号204)以及随后的逻辑电路(例如XOR电路205)生成经修正的时钟信号206，本领域普通技术人员可以利用其他中间信号和电路元件实施时钟修正电路102(图1A-1B)、102a、102b(图1C)，以由输入信号104生成经修正的时钟信号206。
在相位反转信号因子为大于2的2的幂次方的实施方案中，分频器202可以以级联式触发器实施。例如，2个或多个D触发器可以级联排列，其中特定触发器的输入和输出经由反相数字反馈环路与另一个电学连接。此外，级联中的第一D触发器的时钟输入可以接收输入时钟信号104，第一D触发器的输出可以提供为第二D触发器的时钟输入。同样地，第二D触发器的时钟输出可以提供为第三D触发器的时钟输入，等等。级联中最后一个D触发器的输出可以生成经修正的时钟信号206。
图2B是示出根据另一个实施方案1A-1C的时钟修正电路的示意性框图。时钟修正电路201b可以是时钟修正电路102(图1A-1B)、第一时钟修正电路102a(图1C)和第二时钟修正电路102b(图1C)的一个实施示例。所示时钟修正电路201b包括输入时钟信号104、分频器202、相位反转信号204、逻辑电路207和经修正的时钟信号206。图2B中所示逻辑电路207包括第一转换器222、第二转换器226、第一开关220和第二开关224。
逻辑电路207可以包括例如多个转换器和开关的元件，以由输入时钟信号104和相位反转信号204生成经修正的时钟信号206。逻辑电路207可以包括除图2B所示以外的元件，以执行相同的逻辑功能。在一些实施方案中，图2A中分频器202和XOR电路205的组合以及图2B中分频器202和逻辑电路207的组合可以与其他元件实施，以生成经修正的时钟信号206，其具有与输入时钟104相比周期性反转的相位。阐述经修正的时钟信号206的一个实施示例的信号时间域图随下面图4B进一步讨论。
图3A是根据一个实施方案的抗混叠电路的一个实施示例。图3A中所示实施示例包括自稳零放大器308a，其可以是开关电路108(图1A-1C)的一个示例。此外，图3A中所示实施示例包括信号采样电路312a其可以是采样电路112(图1A-1C)的一个示例。信号采样电路312a的输出V输出可以是采样出的信号116(图1A-1C)的一个示例。图3A中所示自稳零放大器308a包括多路复用器320、第一放大器322、第二放大器324、第三放大器325和开关328。图3A中所示信号采样电路包括采样前电路330a、采样后电路332a和采样开关334a。
放大器例如运算放大器或仪表放大器，可以包括自稳零电路，例如以减少放大器的输入失调电压或者减少闪烁噪声。在某些实施中，自稳零放大器可以包括主要放大器、辅助放大器和电容，辅助放大器可以在自稳零期运行，以存储穿过电容的电压，对主要放大器的输入失调电压进行校正。图3A中所示自稳零放大器308a接收开关时钟信号106，基于随图1A-1C讨论的实施，其可以是或者不是经修正的时钟信号206(图2A-2B)。自稳零放大器308a可以基于开关时钟信号106在自稳零和放大期之间执行其开关操作。在本示例中，包括辅助放大器A3的自稳零电路被配置为根据开关时钟信号106随开关的打开和关闭而发挥自稳零功能。信号采样电路312a可以包括采样前和采样后电路，并且采样可以根据采样时钟114发生。
图3B是根据一个实施方案的抗混叠电路的另一个实施示例。图3B中所示实施示例包括斩波放大器308b，其可以是开关电路108(图1A-1C)的一个示例，以及信号采样电路312b其可以是采样电路112(图1A-1C)的一个示例。放大器例如运算放大器或仪表放大器，可以包括斩波电路，以减少放大器的输入失调电压。在某些应用例如高精度放大中，放大器具有低的输入偏移是理想的。图3B中所示斩波放大器308b包括第一斩波340、第一放大器342、第二斩波344和第二放大器346。图3B中所示信号采样电路包括采样前电路330b、采样后电路332b和采样开关334b。
例如，在斩波放大器中，输入斩波开关(在本示例中为S1)可以用于在输入斩波操作过程中斩波或调制放大器的输入信号，从而上调放大器输入信号的频率。此外，放大器可以包括用于过滤放大器的输入偏移的滤波器，其频率可以与经斩波的输入信号不同。放大器可以进一步包括输出斩波开关(在本示例中为S2)，其用于在输出斩波操作过程中解调制或者下调经斩波的输入信号的频率。图3B中所示斩波放大器308b接收开关时钟信号106，基于随图1A-1C讨论的实施，其可以是或者不是经修正的时钟信号206(图2A-2B)。斩波放大器308b可以根据开关时钟106在输入和输出斩波开关(分别为S1和S2)处斩波。
尽管图3A示出了自稳零放大器，图3B示出了斩波放大器，本文的教导还可以应用于施行自稳零和斩波两者的放大器。此外，尽管图3A和图3B示出了自稳零和斩波放大器的具体的实施，本文的教导可以应用于利用多种放大器拓扑结构实施的自稳零和/或斩波放大器。
图3C是根据一个实施方案的抗混叠电路的另一个实施示例。图3C中所示实施示例包括开关能量转换器308c，其可以是开关电路108(图1A-1C)的一个示例，以及信号采样电路312c，其可以是采样电路112(图1A-1C)的一个示例。图3C中所示开关能量转换器308c接收开关时钟信号106，基于随图1A-1C讨论的实施，其可以是或者不是经修正的时钟信号206(图2A-2B)。图3C中所示开关能量转换器308c包括开关350，图3C中所示信号采样电路包括采样前电路330c、采样后电路332c和采样开关334c。
开关能量转换器基于打开和关闭基于开关时钟信号106的时间的一个或多个开关(例如FET)，调节供电电压V供电。开关能量转换器的示例包括但不限于降压转换器、升压转换器或者电荷泵。信号采样电路112部分地由供电电压V供电供能，其可以包括在开关时钟信号106的基频及其谐频处的纹波。供电电压V供电中的时钟纹波可以由采样时钟信号114调制。通过应用周期性相位反转，可以将混叠音位移至目标信号的带宽之外。
尽管图3A-3C示出了根据本文教导使用相位反转的电子电路的3个示例，由相位反转导致的抗混叠可以应用于多种电子电路中。例如，开关电路108可以包括多种电路，包括例如放大器、缓冲器、滤波器和/或开关调节器。此外，采样电路112可以包括任意适宜的电路，其包括由采样时钟信号控制的采样电路。
图4A示出了根据一个实施方案的抗混叠电路示例的频率域图。当电路包括分别具有开关时钟和采样时钟的开关区和采样区时，不期望的耦合可以导致低的混叠频率，因为第一时钟信号可以放大并与第二时钟信号混合。例如，在没有时钟反转的情况下，频率F开关的开关时钟信号和频率F采样的采样时钟信号可以混合，并混叠为Falias＝(k×F采样–m×F开关)，其中k,m＝1、2、…，并且可以在谐频处产生DC偏移和频率分量，包括低频带中的高幅频率分量。通过周期性反转开关和采样时钟之一或两者的相位，本文公开的内容使得某些频率分量相互抵消，以使例如从期望去除DC或低混叠频率分量的电路中去除DC或低频分量。
图4A的频率域图示出了电路100a(图1A)的实施示例，其中开关时钟信号106是输入时钟信号104(图1A)的周期性相位反转形式。图1A的第一幅图显示了开关时钟信号106(图1A)的频率分量，其在本示例中是图2A-2B的经修正的时钟信号206。如之前随图1A所讨论，相位反转频率可以是FREV＝FCLK/N，其中N>2，并且在图4A-4B中，描述了N＝4的实施示例。方形波时钟信号的这种相位调制是频率为FCLK的时钟方形波的倍数，经相位反转的信号方形波的频率为FREV＝FCLK/N，例如其中N＝4。
如图4A的第一幅图所示，由时钟修正电路102(图1A)进行的这种相位反转使得消除了FCLK及其谐频处的频率分量，并且在频率FCLK+(2×n+1)×FREV(其中n＝-2、-1、0、1、2、…)处引入边带谐频动。本领域普通技术人员可以通过改变N而改变边带谐频，转而改变FREV。如下面进一步所描述，N的选择可以基于特定电路中所期望的目标低频带。
图4A的第二幅图示出了频率为FADC的采样时钟信号114(图1A)的频率分量。由于如图4A的第一幅图所示，开关时钟信号106(图1A)在FCLK及其谐频处的幅度为零，当开关时钟信号106与采样时钟信号114混合时，如图4A的第三幅图所示，采样后所得信号在FREV处具有最低非零分量。如图4A的第三幅图所示，本文公开的内容产生了零DC分量和FREV以下的低频带，无混叠频率分量。通过选择适宜的N(以及转而FREV)，本文公开的内容可以清除混叠频率的FREV以下的低频带(包括DC偏移)，所述混叠频率由开关和采样时钟的混合导致产生。去除低频带分量(以及DC偏移)在例如目标信号(例如数据信号)占据低频带并且受益于该带中无任何混叠信号的电路中是有利的。
图4B示出了图4A的抗混叠电路示例的时间域图。图4B的三幅时间域图分别对应于图4A的频率域图，其中N＝4。开关时钟信号106(图1A)在本示例中是经修正的时钟信号206(图2A-2B)，其在每个反转周期TREV均发生相位反转，其中TREV为1/FREV＝4/FCLK。当开关时钟信号106(图1A)与采样时钟信号114(图1A)混合时，如图4B的第三幅图所示，采样后所得信号在时间域中无DC偏移。尽管图4A-4B示出了图1A中描述的一个实施示例，实施图1B和1C中描述的实施方案并且适宜地选择一个或多个时钟反转频率，可以产生类似的优势。
上述描述和主张可以是指“连接”或“耦合”到一起的元件或特征。如本文所使用，除非另外明确说明，“连接”是指一种元件或特征直接或间接与另一种元件或特征连接，且不必是机械地连接。同样地，除非另外明确说明，“耦合”是指一种元件或特征直接或间接与另一种元件或特征耦合，且不必是机械地耦合。因此，尽管附图中所示多幅示意图描述了元件和组件的排列示例，实际的实施方案中可以存在额外介入的元件、设备、特征或组件(假设所描述电路的功能性不会受到不利影响)。
如本文所使用，术语“确定”包括多种行为。例如，“确定”可以包括计算、运算、处理、导出、研究、查找(例如在表格、数据库或另一种数据结构中查找)、明确等。此外，“确定”可以包括接收(例如接收信息)、获取(例如获得存储器中的数据)等。此外，“确定”可以包括分解、选择、挑选、建立等。进一步地，在某些方面中，本文使用的“信道宽度”可以包括或可以还指带宽。
以上描述的方法的多种操作可以由能够执行所述操作的任意适宜的构件实施，例如多种硬件和/或软件组件、电路和/或模块。一般来讲，附图中所示任意操作可以由能够执行所述操作的相应功能性构件执行。
随本公开描述的多种说明性逻辑块、模块和电话可以使用设计用于执行本文所述功能的通用处理器、数字信号处理器(DSP)、应用特异性集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件(PLD)、分立式栅极或晶体管逻辑、分立式硬件组件或其任意组合实施或执行。通用处理器可以是微处理器，然而备选地，处理器可以是市售处理器、控制器、微控制器或状态机。处理器还可以以运算器件的组合实施，例如DSP和微处理器、多个微处理器、一个或多个微处理器与DSP核或者任何其他这种构造的组合。
本文公开的方法包括用于完成所述方法的一个或多个步骤或行为。方法步骤和/或行为可以在不偏离权利要求的范围的情况下互相交叉使用。换言之，除非特别说明步骤或行为的特定次序，可以在不偏离权利要求的范围的情况下对特定步骤和/或行为的次序和/或使用进行修改。
应用
此外，所公开的方法、系统和/或设备可以在多种电子器件中实施。电子器件的示例可以包括但不限于消费型电子产品、消费型电子产品的一部分、电子测试设备等。电子器件的示例还可以包括存储芯片、存储模块、光学网络或其他通信网络的电路以及硬盘驱动器电路。消费型电子产品可以包括但不限于无线设备、移动电话、蜂窝基站、电话、电视机、计算机显示器、计算机、手持式计算机、个人数字助理(PDA)、微波炉、制冷机、立体音响系统、盒式录音机或播放器、DVD播放器、CD播放器、VCR、MP3播放器、收音机、摄像机、照相机、数字照相机、便携式存储芯片、洗衣机、烘干机、洗衣机/烘干机、复印机、图文传真机、扫描仪、多功能外围设备、腕表、钟表等。进一步地，电子器件可以包括未完成的产品。
将要理解的是，实施并不限于以上所示精确的构造和组件。在不偏离实施范围的情况下，可以对上述方法和设备的排列、操作和细节进行多种修改、改变和变化。
尽管依据某些实施方案对本发明进行了描述，对于本领域技术人员来说显而易见的其他实施方案，包括未提供本文所示所有特征和优势的实施方案，也处于本发明的范围内。此外，以上所述多个实施方案可以联合，以提供进一步的实施方案。此外，在一个实施方案中所示某些特征还可以合并入其他实施方案中。
Claims (20)
1.一种用于抗混叠的设备，其包括：
开关电路，其被配置以接收第一时钟信号并且生成输出信号，其中所述开关电路包括被配置以接收第一时钟信号的第一开关，其中所述第一时钟信号被配置以控制开关电路的开关操作；
采样电路，其被配置以接收第二时钟信号和输出信号，其中所述采样电路包括被配置以接收第二时钟信号的第二开关，其中所述第二时钟信号被配置以控制采样电路的采样操作；以及
第一时钟修正电路，其被配置以接收第一输入时钟信号并且通过周期性反转第一输入时钟信号的相位生成第一经修正的时钟信号，其中所述第一经修正的时钟信号包括第一时钟信号或第二时钟信号。
2.权利要求1所述的设备，进一步包括：
第二时钟修正电路，其被配置以接收第二输入时钟信号并且通过周期性反转第二输入时钟信号的相位生成第二经修正的时钟信号；
其中所述第一经修正的时钟信号包括第一时钟信号，并且所述第二经修正的时钟信号包括第二时钟信号，
其中周期性反转第一输入时钟信号的相位的频率与周期性反转第二输入时钟信号的相位的频率是不同的。
3.权利要求1所述的设备，其中所述第一时钟信号和所述第二时钟信号是同步的。
4.权利要求1所述的设备，其中所述开关电路包括斩波放大器或自稳零放大器中的至少一个。
5.权利要求1所述的设备，其中所述开关电路包括开关能量转换器。
6.权利要求1所述的设备，其中所述采样电路包括模数转换器(ADC)。
7.权利要求1的设备，其中周期性反转第一输入时钟信号的相位的频率基于第一输入时钟信号的频率。
8.权利要求7的设备，其中所述第一时钟修正电路包括：
相位反转电路，其被配置以基于第一输入时钟信号的频率生成相位反转信号；以及
逻辑电路，其被配置以基于第一时钟信号和相位反转信号生成第一经修正的时钟信号。
9.权利要求8的设备，其中所述相位反转电路包括分频器，该分频器被配置以提供用大于2的整数因子的分频。
10.权利要求8的设备，其中所述逻辑电路包括异或(XOR)电路。
11.权利要求7的设备，其中周期性反转第一输入时钟信号的相位的频率少于第一输入时钟信号的频率的1/2倍。
12.一种用于抗混叠的方法，其包括：
接收第一时钟信号作为至开关电路的输入；
利用第一时钟信号控制开关电路的开关操作；
基于开关操作生成开关电路的输出信号；
接收第二时钟信号和输出信号作为至采样电路的输入；
利用第二时钟信号控制采样电路的采样操作；以及
基于周期性反转第一输入时钟信号的相位生成第一经修正的时钟信号，其中所述第一经修正的时钟信号包括第一时钟信号或第二时钟信号。
13.权利要求12的方法，其进一步包括：
基于周期性反转第二输入时钟信号的相位生成第二经修正的时钟信号，
其中所述第一经修正的时钟信号包括第一时钟信号，并且所述第二经修正的时钟信号包括第二时钟信号，
其中周期性反转第一输入时钟信号的相位的频率与周期性反转第二输入时钟信号的相位的频率是不同的。
14.权利要求12的方法，其中开关电路输出信号的混叠频率位移至目标信号的基带之外。
15.权利要求12的方法，其进一步包括使所述第一时钟信号与所述第二时钟信号同步。
16.权利要求12的方法，其中基于周期性反转第一输入时钟信号的相位生成第一经修正的时钟信号包括基于第一输入时钟信号的频率周期性反转第一输入时钟信号的相位。
17.权利要求16的方法，其进一步包括：
基于第一输入时钟信号的频率生成相位反转信号；以及
基于第一时钟信号和相位反转信号生成第一经修正的时钟信号。
18.权利要求16的方法，其中周期性反转第一输入时钟信号的相位的频率少于第一输入时钟信号的频率的1/2倍。
19.一种用于抗混叠的设备，其包括：
用于接收第一时钟信号的构件，其中所述第一时钟信号被配置以控制开关操作；
用于由部分地基于第一时钟信号的开关操作生成输出信号的构件；
用于接收第二时钟信号和输出信号的构件，其中所述第二时钟信号被配置以控制采样操作；以及
用于接收第一输入时钟信号并且周期性反转所述第一输入时钟信号的相位从而生成第一经修正的时钟信号的构件，其中所述第一经修正的时钟信号包括第一时钟信号或第二时钟信号。
20.权利要求19的设备，其进一步包括：
用于接收第二输入时钟信号并且周期性反转所述第二输入时钟信号的相位从而生成第二经修正的时钟信号的构件，
其中所述第一经修正的时钟信号包括第一时钟信号，并且所述第二经修正的时钟信号包括第二时钟信号，
其中周期性反转第一输入时钟信号的相位的频率与周期性反转第二输入时钟信号的相位的频率是不同的。
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