CN105991130A

CN105991130A - 具有时序自我检测的四相位时脉产生器

Info

Publication number: CN105991130A
Application number: CN201510093014.7A
Authority: CN
Inventors: 许晨声
Original assignee: Pixart Imaging Inc
Current assignee: Pixart Imaging Inc
Priority date: 2015-03-02
Filing date: 2015-03-02
Publication date: 2016-10-05
Anticipated expiration: 2035-03-02
Also published as: CN105991130B

Abstract

本发明提供一种具有时序自我检测的四相位时脉产生器，其包括锁相回路、除频模块以及检测与控制模块。锁相回路用以分别产生出具有相同频率且相位依次相差90度的第一至第四标准时脉信号。除频模块耦接于锁相回路，并且用以根据第一控制信号来决定是否对第一至第四标准时脉信号进行除频以产生第一至第四输出时脉信号。检测与控制模块则耦接于除频模块，并且用以对第一至第四输出时脉信号进行时序检测，以因此产生出第一控制信号。当第一至第四输出时脉信号的时序不正确时，第一控制信号用以使得除频模块不对第一至第四标准时脉信号进行除频。

Description

具有时序自我检测的四相位时脉产生器

技术领域

本发明涉及一种时脉产生器(clock generator)，尤其涉及一种能依据内部的锁相回路(Phase-Locked Loops,PLL)产生出的四个标准时脉信号彼此之间的相位关系，来进行时序自我检测(timing sequence self-detection)的四相位(four-phase)时脉产生器。

背景技术

时脉产生器目前已经广泛地应用在各类型的电子装置当中，其主要的功能在于提供出准确的时脉信号，以使得各电子装置可以在此准确的时脉信号下进行操作，而目前的时脉产生器中则大多采用有锁相回路的技术基础。

进一步来说，锁相回路是一种利用反馈(feedback)信号来实现同步的技术，其作用主要是通过反馈信号来将其输出端的信号的频率与相位调节至与外部输入的参考信号的频率与相位保持同步，也就是说，锁相回路是用以同步输入参考信号以及由其输出端反馈的的信号，以让其输出端的信号与参考信号操作在同样的频率与相位。

具体来说，当参考信号的频率或相位发生改变时，锁相回路会检测出这种变化，并且通过其内部的反馈信号来调节其输出端的信号，直到两者重新同步，这种同步又称作为“锁定”。由此可知，锁相回路实质上为一种封闭式回路系统(closed loop system)，因此通过其反馈信号的控制，可以使得锁相回路所产生出的时脉信号能够具有非常高的准确度。

然而，当要改变整个时脉产生器所输出的时脉信号的频率时，若是利用锁相回路内的反馈参数来直接进行改变的话，将会使得锁相回路需要额外经历有一段安定时间(settling time)。

为了有效地减少安定时间的浪费，近年来越来越多采用锁相回路搭配其他数字逻辑电路作为时脉产生器的产品出现，而这类型的时脉产生器是将锁相回路的输出信号的频率固定，再利用数字逻辑电路去改变锁相回路的输出信号的频率，以使得时脉产生器最终输出的是改变频率后的时脉信号。

不幸地，由于后端的数字逻辑电路为一种开放式回路系统(open loopsystem)，因此若未经过适当地对锁相回路的输出信号进行处理，则这类型的时脉产生器将容易受到噪声的干扰，进而导致整个时脉产生器输出的时脉信号彼此之间的时序不正确。

发明内容

为解决上述技术问题，本发明实施例提供一种具有时序自我检测的四相位时脉产生器。所述四相位时脉产生器包括锁相回路、除频模块以及检测与控制模块。锁相回路用以分别产生出具有相同频率且相位依次相差90度的第一至第四标准时脉信号。除频模块耦接于锁相回路，并且用以根据第一控制信号来决定是否对第一至第四标准时脉信号进行除频以产生第一至第四输出时脉信号。检测与控制模块则耦接于除频模块，并且用以对第一至第四输出时脉信号进行时序检测，以因此产生出第一控制信号。当第一至第四输出时脉信号的时序不正确时，第一控制信号用以使得除频模块不对第一至第四标准时脉信号进行除频。

综上所述，本发明实施例所提供的具有时序自我检测的四相位时脉产生器，采用开放式回路系统的数字逻辑电路去实现改变时脉产生器的输出时脉信号的频率，以避免采用锁相回路来进行频率改变，因此进而省略掉锁相回路所需要的安定时间的浪费。除此之外，所述四相位时脉产生器通过根据锁相回路所产生的各标准时脉信号之间的相位关系，来对多个输出时脉信号进行检测，以维持住多个输出时脉信号的时序的准确度。据此，所述四相位时脉产生器具有高稳定度与时序自我检测功能。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与附图说明书附图仅用来说明本发明，而非对本发明的权利范围作任何的限制。

附图说明

图1是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的功能方块图。

图2是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的第一至第四标准时脉信号以及第一至第四输出时脉信号的波形示意图。

图3是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的除频模块的功能方块图。

图4是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的除频单元的电路示意图。

图5是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的检测与控制模块的电路示意图。

图6是本发明另一实施例所提供的具有时序自我检测的四相位时脉产生器的检测与控制模块的电路示意图。

附图标记说明：

1：四相位时脉产生器

10：锁相回路

12：除频模块

14、14’：检测与控制模块

CK_ref_1：第一标准时脉信号

CK_ref_2：第二标准时脉信号

CK_ref_3：第三标准时脉信号

CK_ref_4：第四标准时脉信号

CS1：第一控制信号

CK_out_1：第一输出时脉信号

CK_out_2：第二输出时脉信号

CK_out_3：第三输出时脉信号

CK_out_4：第四输出时脉信号

fp1：第一D型正反器

121：除频单元

CS2：第二控制信号

CK_EN：时脉输出使能信号

fp2：第二D型正反器

fp3：第三D型正反器

fp4：第四D型正反器

fp5：第五D型正反器

fp6、fp6_1～fp6_4：第六D型正反器

VDD：系统电压

140：脉冲产生器

SP：脉冲信号

142：与门

D_1～D_4：检测信号

具体实施方式

在下文中，将通过说明书附图说明本发明的各种实施例来详细描述本发明。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。此外，在说明书附图中相同参考数字可用以表示类似的元件。

首先，请参阅图1，图1是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的功能方块图。所述四相位时脉产生器1包括锁相回路10、除频模块12以及检测与控制模块14。四相位时脉产生器1中的各元件可以是通过纯硬件电路来实现，或者是通过硬件电路搭配固件或软件来实现。总而言之，本发明并不限制四相位时脉产生器1的具体实现方式。另外，上述锁相回路10、除频模块12以及检测与控制模块14可以是整合或是分开设置，且本发明也不以此为限制。

详细来说，锁相回路10用以分别产生出具有相同频率且相位依次相差90度的第一至第四标准时脉信号CK_ref_1～CK_ref_4。锁相回路10可以包括频率相位侦测器(Phase Frequency Detector,PDF)、低通滤波器(Low-Pass Filter,LPF)、压控振荡器(Voltage-Controlled Oscillator,VCO)以及反馈单元(大多以除频器来实现)。举例来说，锁相回路10根据系统时钟(或者是输入的参考时脉)产生出不同相位的四个标准时脉信号CK_ref_1～CK_ref_4。值得注意的是，上述锁相回路10的结构在此仅是用以举例，其并非用以限制本发明。另外，由于锁相回路10的结构为本技术领域中技术人员所公知，因此有关于锁相回路10的详细内容于此就不再赘述。

接着，除频模块12耦接于锁相回路10，且除频模块12用以根据第一控制信号CS1来决定是否对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频，以产生出第一至第四输出时脉信号CK_out_1～CK_out_4。检测与控制模块14则耦接于除频模块12，且检测与控制模块14用以对第一至第四输出时脉信号CK_out_1～CK_out_4进行时序检测，以因此产生出第一控制信号CS1。当第一至第四输出时脉信号CK_out_1～CK_out_4的时序不正确时，第一控制信号CS1则用以使得除频模块12不对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频。

根据以上内容，本技术领域中技术人员应可理解到，上述除频模块12实质上为此四相位时脉产生器1中用来实现改变输出时脉信号CK_out_1～CK_out_4的频率的数字逻辑电路。

举例来说，请同时参阅图1与图2，图2是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的第一至第四标准时脉信号以及第一至第四输出时脉信号的波形示意图。首先，锁相回路10产生出的四个相位依次相差90度的标准时脉信号CK_ref_1～CK_ref_4，其频率可以皆为100MHz。

接着，在通过除频模块12对第一至第四标准时脉信号CK_ref_1～CK_ref_4分别进行除频之后，除频模块12则会是输出为四个相位依次仍旧相差90度，但频率皆已改变为50MHz的第一至第四输出时脉信号CK_out_1～CK_out_4。换句话说，除频模块12会对于锁相回路10所输出的第一至第四标准时脉信号CK_ref_1～CK_ref_4的频率进行改变，而不会对于第一至第四标准时脉信号CK_ref_1～CK_ref_4彼此之间的相位关系(即时序)进行改变。

如前面所述，由于此处的除频模块12为一种开放式回路系统，故若未适当地对第一至第四标准时脉信号CK_ref_1～CK_ref_4处理，或者除频模块12的逻辑电路电压不稳定时，则四相位时脉产生器1将容易受到噪声的干扰，进而导致第一至第四输出时脉信号CK_out_1～CK_out_4的时序不正确(即彼此之间的相位关系受到改变)，，也就是将会使得第一至第四输出时脉信号CK_out_1～CK_out_4任连续两者彼此之间的相位不再精准到相差为90度。

因此，本发明实施例的四相位时脉产生器1可通过其内部的检测与控制模块14来判断出除频模块12在对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频之后，所产生的第一至第四输出时脉信号CK_out_1～CK_out_4的时序是否正确，并且进而使得检测与控制模块14能因此决定出是否需要控制除频模块12对第一至第四标准时脉信号CK_ref_1～CK_ref_4继续进行除频。也就是说，当本发明实施例的检测与控制模块14判断出第一至第四输出时脉信号CK_out_1～CK_out_4的时序不正确时(也表示为第一至第四输出时脉信号CK_out_1～CK_out_4任连续两者彼此之间的相位不再精准到相差为90度)，检测与控制模块14将会发出相关的第一控制信号CS1来通知除频模块12停止对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频。相较于现有的时脉产生器，本发明实施例的四相位时脉产生器1具有时序自我检测的功能。值得注意的是，上述内容采用的频率范围(100MHz与50MHz)仅是用以举例以方便说明，其并非用以限制本发明。

本发明实施例提供了除频模块12的一种实施方式如下，以进一步说明关于四相位时脉产生器1中除频模块12的细节。请一并地参照图1与图3，图3是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的除频模块的功能方块图。然而，图3的实施例仅是四相位时脉产生器1内除频模块12的其中一种详细实现方式，其并非用以限制本发明。另外，图3中部分与图1相似的元件以相似的图号标示，其功能相同，因此在此不再详述其细节。

详细来说，除频模块12包括第一D型正反器fp1以及除频单元121。第一D型正反器fp1耦接于锁相回路10以及检测与控制模块14，其中第一D型正反器fp1的反相重置端用以接收第一控制信号CS1，且第一D型正反器fp1的正相输出端则用以输出一个第二控制信号CS2。除频单元121耦接于第一D型正反器fp1以及锁相回路10，且除频单元121用以根据第二控制信号CS2来决定是否对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频，以因此产生出第一至第四输出时脉信号CK_out_1～CK_out_4。也就是说，第一D型正反器fp1在接收到来自于检测与控制模块14所输出的时序检测结果(即第一控制信号CS1)之后，第一D型正反器fp1则会是进一步地将此时序检测结果转换为第二控制信号CS2以通知除频单元121是否对第一至第四标准时脉信号CK_ref_1～CK_ref_4继续进行除频。

另外一方面，如前面所述，除频模块12仅会对第一至第四标准时脉信号CK_ref_1～CK_ref_4的频率进行改变，而不会对于第一至第四标准时脉信号CK_ref_1～CK_ref_4彼此之间的相位关系进行改变(即表示为仍维持依次相差90度的相位关系)。因此，本技术领域中技术人员应可理解到，改变频率后的第一至第四输出时脉信号CK_out_1～CK_out_4与未改变频率前的第一至第四标准时脉信号CK_ref_1～CK_ref_4之间，应该会存在有某种程度上的相位关联性。

举例来说，再请同时参阅图2，在理想状态的情况下，本技术领域中技术人员可清楚地发现到，50MHz的第一输出时脉信号CK_out_1的每一上升沿(rising edge)会同步对应到100MHz的第一标准时脉信号CK_ref_1中依序相差两单位周期(每单位周期为1/100M)的每一上升沿，50MHz的第二输出时脉信号CK_out_2的每一上升沿会同步对应到100MHz的第一标准时脉信号CK_ref_1中依序相差两单位周期的每一下降沿(falling edge)，50MHz的第三输出时脉信号CK_out_3的每一上升沿会同步对应到100MHz的第三标准时脉信号CK_ref_3中依序相差两单位周期的每一下降沿，而50MHz的第四输出时脉信号CK_out_4的上升沿则会同步对应到100MHz的第三标准时脉信号CK_ref_3中依序相差两单位周期的每一上升沿。值得注意的是，上述所指出的各信号之间的相位关联性在此仅是用以举例，其并非用以限制本发明。

根据以上的教示，本技术领域中技术人员应可理解到，四相位时脉产生器1于刚开始启动运行时，除频模块12中的第一D型正反器fp1应该是要在第四标准时脉信号CK_ref_4的上升沿时，才用以输出相关的第二控制信号CS2来通知除频单元121开始对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频。如此一来，才可能使得除频单元121每次所输出的第一至第四输出时脉信号CK_out_1～CK_out_4的相位，能够有效地稳定维持住在依次相差为90度的情况。也就是说，第一D型正反器fp1的正相输出端，必须是经由第四标准时脉信号CK_ref_4的上升沿来触发，并且因此以通知除频单元121来开始对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频。

有鉴于此，再请参阅图3，第一D型正反器fp1的时脉输入端以及数据输入端分别接收第四标准时脉信号CK_ref_4以及一时脉输出使能信号CK_EN，并且在第一控制信号CS1为真的情况下，使得第一D型正反器fp1用以经由第四标准时脉信号CK_ref_4的上升沿而触发，来输出时脉输出使能信号CK_EN以作为第二控制信号CS2。时脉输出使能信号CK_EN可以为一个恒真(true)的固定信号，或者是经控制而为真或非真(false)的变动信号，但本发明并不限制时脉输出使能信号CK_EN的具体实现方式，本技术领域中技术人员可依据实际需求或应用来进行设计。

另外一方面，根据以上内容，为了更进一步说明关于除频模块12内的除频单元121的细节，本发明进一步提供其除频单元121的一种实施方式。请参阅图4，图4是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的除频单元的电路示意图。然而，下述仅是除频模块12内的除频单元121的其中一种详细实现方式，其并非用以限制本发明。另外，图4中部分与图1、图3相似的元件以相似的图号标示，且其功能相同，故在此不再详述其细节。

请一并参阅图1、图3与图4以利理解，所述除频单元121包括有四个D型正反器，其分别为第二至第五D型正反器fp2～fp5。另外，第二至第五D型正反器fp2～fp5每一反相输出端耦接至其对应的数据输入端(例如，第二D型正反器fp2的反相输出端耦接至本身的数据输入端，并以此类推)。接着，第二与第三D型正反器fp2～fp3的两时脉输入端皆接收第一标准时脉信号CK_ref_1，而第四与第五D型正反器fp4～fp5的两时脉输入端则皆接收第三标准时脉信号CK_ref_3，并且每一第二至第五D型正反器fp2～fp5的反相重置端用以接收第二控制信号CS2。有鉴于此，本技术领域中技术人员应可理解到，当第二控制信号CS2为真时，除频单元121将分别依据第二至第五D型正反器fp2～fp5的四个正相输出端来产生出第一至第四输出时脉信号CK_out_1～CK_out_4。

以如前面所述的第一至第四输出时脉信号CK_out_1～CK_out_4与第一至第四标准时脉信号CK_ref_1～CK_ref_4之间的相位关联性为例进行说明。当第二控制信号CS2为真时，第二D型正反器fp2是用以经由第一标准时脉信号CK_ref_1的上升沿而触发，并且在第二D型正反器fp2的正相输出端输出第一输出时脉信号CK_out_1，第三D型正反器是用以经由第一标准时脉信号CK_ref_1的下降沿而触发，并且在第三D型正反器fp3的正相输出端输出第二输出时脉信号CK_out_2，第四D型正反器fp4是用以经由第三标准时脉信号CK_ref_3的下降沿而触发，并且在第四D型正反器fp4的正相输出端输出第三输出时脉信号CK_out_3，而第五D型正反器fp5则是用以经由第三标准时脉信号CK_ref_3的上升沿而触发，并且在第五D型正反器fp5的正相输出端输出第四输出时脉信号CK_out_4。

接着，如前面所述，由于除频模块12仅会对四相位时脉产生器1的第一至第四输出时脉信号CK_out_1～CK_out_4的频率作改变，而不会对第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间的相位关系进行改变。因此，在理想状态的情况下，第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间仍应稳定维持住依次相差为90度的相位关系。

有鉴于此，再请参阅图2，本技术领域中技术人员可清楚地发现到，在理想状态的情况下，第一至第四输出时脉信号CK_out_1～CK_out_4的上升沿，应会分别同步对应到第四、第一至第三输出时脉信号CK_out_4、CK_out_1～CK_out_3的电平为1时的情况。举例来说，在理想状态的情况下，第二输出时脉信号CK_out_2的上升沿，对应到的会是第一输出时脉信号CK_out_1的电平为1时的情况，并且以此类推。又或者是说，在理想状态的情况下，第一至第四输出时脉信号CK_out_1～CK_out_4的下降沿，应会分别同步对应到第二至第四、第一输出时脉信号CK_out_2～CK_out_4、CK_out_1的电平为1时的情况。举例来说，在理想状态的情况下，第一输出时脉信号CK_out_1的下降沿，对应到的会是第二输出时脉信号CK_out_2的电平为1时的情况，并且以此类推。总而言之，上述采用的检测方式在此仅是用以举例，其并非用以限制本发明。

根据以上的教示，本技术领域中技术人员应可理解到，本发明实施例的四相位时脉产生器1中的检测与控制模块14可以通过上述的检测方式来对第一至第四输出时脉信号CK_out_1～CK_out_4进行时序的自我检测。

为了更进一步说明关于四相位时脉产生器1内的检测与控制模块14的细节，本发明进一步提供其检测与控制模块14的一种实施方式。请参阅图5，图5是本发明实施例所提供的具有时序自我检测的四相位时脉产生器的检测与控制模块的电路示意图。图5中部分与图1、图3、图4相似的元件以相似的图号标示，且其功能相同，因此在此不再详述其细节。

进一步来说，检测与控制模块14可以包括有一个第六D型正反器fp6，其中第六D型正反器fp6的时脉输入端与数据输入端分别接收第一至第四输出时脉信号CK_out_1～CK_out_4任连续两者，并且在第六D型正反器fp6的时脉输入端被其接收信号的上升沿或下降沿而触发时，在其正相输出端产生出第一控制信号CS1。

以采用如前面所述的每一输出时脉信号CK_out_1～CK_out_4的上升沿，应分别同步对应于第四、第一至第三输出时脉信号CK_out_4、CK_out_1～CK_out_3电平为1的检测方式的例子进行说明。当第六D型正反器fp6的时脉输入端用以接收第二输出时脉信号CK_out_2时，第六D型正反器fp6的数据输入端则会用以接收第一输出时脉信号CK_out_1，并且使得第六D型正反器fp6在经由第二输出时脉信号CK_out_2的上升沿而触发时，在其正相输出端输出第一输出时脉信号CK_out_1来作为第一控制信号CS1。因此，在理想状态的情况下，第二输出时脉信号CK_out_2的上升沿对应到的会是第一输出时脉信号CK_out_1电平为1时的情况，因此第六D型正反器fp6就会输出为真(逻辑值为1)的第一控制信号CS1。接着，如前面所述，除频模块12进一步地在第一控制信号CS1为真的情况下，使得除频模块12中的第一D型正反器fp1用以经由第四标准时脉信号CK_ref_4的上升沿而触发，来输出时脉输出使能信号CK_EN以作为第二控制信号CS2，并且进而通知除频模块12中的除频单元121继续对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频。

相反地，当在第二输出时脉信号CK_out_2的上升沿对应到为第一输出时脉信号CK_out_1电平为0时的情况下，第六D型正反器fp6会输出为非真(逻辑值为0)的第一控制信号CS1。也就是说，本发明实施例的检测与控制模块14将可以判断出第一与第二输出时脉信号CK_out_1、CK_out_2彼此之间的相位不再相差为90度(也表示说时序不正确)，因此使得检测与控制模块14发出为非真的第一控制信号CS1给除频模块12。接着，如前面所述，由于除频模块12中的第一D型正反器fp1的反相重置端接收到其为非真的第一控制信号CS1，故第一D型正反器fp1的正相输出端强制输出为同样非真的第二控制信号CS2至除频单元121中的第二至第五D型正反器fp2～fp5的反相重置端，并且因此来通知除频单元121停止对第一至第四标准时脉信号CK_ref_1～CK_ref_4继续进行除频。值得注意的是，本发明并不限制检测与控制模块14中的第六D型正反器fp6产生出第一控制信号CS1的详细实现方式，本技术领域中技术人员可依据实际需求或应用来进行设计。

另外一方面，在实际应用中，上述的检测与控制模块14中的第六D型正反器fp6的反相重置端则还可用以接收有一系统电压VDD。总而言之，本发明并不限制其系统电压VDD的具体实现方式。另外，如前面所述，本发明实施例的四相位时脉产生器1，当在检测与控制模块14判断出第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间的时序不正确时，将会使得除频模块12中的第一D型正反器fp1的反相重置端接收到为非真的第一控制信号CS1，并且进而使得除频模块12中的第一D型正反器fp1输出为非真的第二控制信号CS2来通知除频单元121以停止对第一至第四标准时脉信号CK_ref_1～CK_ref_4的除频。如此一来，若是除频模块12中的第一D型正反器fp1的反相重置端不再重新接收到为真的第一控制信号CS1时，将会使得除频模块12一直处于停止对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频的状态，进而导致四相位时脉产生器1不再输出有第一至第四输出时脉信号CK_out_1～CK_out_4。

因此，再请参阅图5，检测与控制模块14中更可以包括有脉冲产生器140，其中脉冲产生器140根据第二控制信号CS2的下降沿而触发，以产生出一脉冲信号SP，且脉冲产生器140用以将脉冲信号SP传送至第六D型正反器fp6的设定端。也就是说，第二控制信号CS2在由原本真而变为非真的情况下，脉冲产生器140会因此产生出脉冲信号SP至第六D型正反器fp6的设定端，以使得第六D型正反器fp6的正相输出端强制输出为真的第一控制信号CS1至除频单元121中的每一D型正反器fp2～fp5的反相重置端。因此，当在第一控制信号CS1重新为真的情况下，将会使得除频单元121重新经由第四标准时脉信号CK_ref_4的上升沿而触发，来输出时脉输出使能信号CK_EN以作为第二控制信号CS2。

换句话说，当在检测与控制模块14判断出第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间的时序不正确，且因此以通知除频模块12来停止对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频的当下，本发明实施例的四相位时脉产生器1，还能够通过其检测与控制模块14内部的脉冲产生器140来重新启动除频模块12以对第一至第四标准时脉信号CK_ref_1～CK_ref_4进行除频。因此，相较于现有的时脉产生器，本发明实施例的四相位时脉产生器1进而能够有效且稳定地提供出具有较高准确度的第一至第四输出时脉信号CK_out_1～CK_out_4。

因此，由此可知，上述检测与控制模块14中的第六D型正反器fp6可根据第一至第四输出时脉信号CK_out_1～CK_out_4任连续两者的相位关系，判断出第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间的相位是否仍相差90度(即判断出时序是否正确)。对此，根据以上的教示，本技术领域中技术人员应可理解到，若检测与控制模块14中采用的是如上所述的一组第六D型正反器fp6的方式，来仅对第一至第四输出时脉信号CK_out_1～CK_out_4任连续两者进行检测的话，本发明实施例的四相位时脉产生器1并不能够算是具有最全面性的检测机制。

换句话说，由于第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间皆应维持有依次相差为90度的相位关系，因此检测与控制模块14中可以进一步地采用有多组第六D型正反器fp6_i的方式(其中i为大于1的正整数)，来判断出第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间的时序是否正确。值得注意的是，本发明并不限制检测与控制模块14中采用多组第六D型正反器fp6的详细实现方式，本技术领域中技术人员可依据实际需求或应用来进行设计。

因此，请参阅图6，图6是本发明另一实施例所提供的具有时序自我检测的四相位时脉产生器的检测与控制模块的电路示意图。相较于图5的检测与控制模块14，图6的检测与控制模块14’差异之处在于，检测与控制模块14’中采用的是M个第六D型正反器fp6_1～fp6_M来判断出第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间的时序是否正确(其中M为大于1的正整数)。图6中部分与图1、图3、图4、图5相似的元件以相似的图号标示，且其功能相同，因此在此不再详述其细节。

详细来说，检测与控制模块14’可以包括有M个第六D型正反器fp6_1～fp6_M以及与门142。每一第六D型正反器fp6_1～fp6_M的时脉输入端与数据输入端分别接收第一至第四输出时脉信号CK_out_1～CK_out_4任连续两者，并且在每一第六D型正反器fp6_1～fp6_M的时脉输入端被其接收信号的上升沿或下降沿而触发时，会分别在其正相输出端产生出检测信号D_1～D_M。另外，与门142耦接于每一第六D型正反器fp6_1～fp6_M的正相输出端，并且与门142用以根据接受到的检测信号D_1～D_M来产生出第一控制信号CS1。

因此，根据以上内容，本技术领域中技术人员应可理解到，上述的与门142为此检测与控制模块14’中以用来实现汇整出各第六D型正反器fp6_1～fp6_M的检测结果的逻辑门电路。除此之外，同理可知，在实际应用中，检测与控制模块14’中的每一第六D型正反器fp6_1～fp6_M的反相重置端同样可用以接收有系统电压VDD。另外，检测与控制模块14’中亦可包括脉冲产生器140，其中脉冲产生器140根据第二控制信号CS2的下降沿而触发，以产生出脉冲信号SP，且脉冲产生器140则用以将此脉冲信号SP传送至每一第六D型正反器fp6_1～fp6_M的设定端。

为了方便说明，以下同样以考虑到是采用第一至第四输出时脉信号CK_out_1～CK_out_4的上升沿，应分别同步对应于第二至第四、第一输出时脉信号CK_out_2～CK_out_4、CK_out_1电平为1的检测例子来作说明。检测与控制模块14’中包括有4个(即代表为M＝4)第六D型正反器fp6_1～fp6_4以及与门142。当第六D型正反器fp6_1的时脉输入端用以接收第二输出时脉信号CK_out_2时，第六D型正反器fp6_1的数据输入端则用以接收第一输出时脉信号CK_out_1，并且使得第六D型正反器fp6_1在经由第二输出时脉信号CK_out_2的上升沿而触发时，在其正相输出端输出第一输出时脉信号CK_out_1来作为检测信号D_1。另外，当第六D型正反器fp6_2的时脉输入端用以接收第三输出时脉信号CK_out_3时，第六D型正反器fp6_2的数据输入端则用以接收第二输出时脉信号CK_out_2，并且使得第六D型正反器fp6_2在经由第三输出时脉信号CK_out_3的上升沿而触发时，在其正相输出端输出第二输出时脉信号CK_out_2来作为检测信号D_2，以此类推。

若在理想状态的情况下，第一至第四输出时脉信号CK_out_1～CK_out_4的上升沿，应同步对应于第二至第四、第一输出时脉信号CK_out_2～CK_out_4、CK_out_1电平为1时的情况，因此使得第六D型正反器fp6_1～fp6_4皆输出为真的检测信号D_1～D_4，并且进而导致与门142以产生出为真的第一控制信号CS1。

相反地，当在某输出时脉信号(例如，第二输出时脉信号CK_out_2)的上升沿对应到前一个输出时脉信号(例如，第一输出时脉信号CK_out_1)电平为0时的情况，将会使得其第六D型正反器fp6_1输出为非真的检测信号D_1，并且进而导致与门142以产生出为非真的第一控制信号CS1。也就是说，此时的检测与控制模块14’则可以判断出第一至第四输出时脉信号CK_out_1～CK_out_4彼此之间的时序已不再正确。因此，检测与控制模块14’发出为非真的第一控制信号CS1来通知除频模块12以停止对第一至第四标准时脉信号CK_ref_1～CK_ref_4的除频。

综上所述，本发明实施例所提供的具有时序自我检测的四相位时脉产生器采用开放式回路系统的数字逻辑电路去实现改变时脉产生器的输出时脉信号的频率，以避免采用锁相回路来进行频率改变，因此进而省略掉锁相回路所需要安定时间的浪费。除此之外，通过根据锁相回路所产生的各标准时脉信号之间的相位关系，来对时脉产生器的输出时脉信号进行检测，以维持住其时序的准确度。据此，所述四相位时脉产生器具有高稳定度与时序自我检测功能。

以上所述仅为本发明的实施例，其并非用以局限本发明的专利范围。

Claims

1.一种具有时序自我检测的四相位时脉产生器，其特征在于，所述四相位时脉产生器包括：

一锁相回路，用以分别产生具有相同频率且相位依次相差90度的一第一标准时脉信号至一第四标准时脉信号；

一除频模块，耦接于所述锁相回路，用以根据一第一控制信号来决定是否对所述第一标准时脉信号至所述第四标准时脉信号进行除频以产生一第一输出时脉信号至一第四输出时脉信号；以及

一检测与控制模块，耦接于所述除频模块，且所述检测与控制模块用以对所述第一输出时脉信号至所述第四输出时脉信号进行时序检测，以因此产生出所述第一控制信号；

其中当所述第一输出时脉信号至所述第四输出时脉信号的时序不正确时，所述第一控制信号用以使所述除频模块不对所述第一标准时脉信号至所述第四标准时脉信号进行除频。

2.如权利要求1所述的四相位时脉产生器，其特征在于，所述锁相回路包括至少一压控振荡器，用以产生出所述第一标准时脉信号至所述第四标准时脉信号。

3.如权利要求1所述的四相位时脉产生器，其特征在于，所述除频模块包括：

一第一D型正反器，耦接于所述锁相回路以及所述检测与控制模块，其一反相重置端用以接收所述第一控制信号，并且其一正相输出端用以输出一第二控制信号；以及

一除频单元，耦接于所述第一D型正反器以及所述锁相回路，用以根据所述第二控制信号来决定是否对所述第一标准时脉信号至所述第四标准时脉信号进行除频以因此产生出所述第一输出时脉信号至所述第四输出时脉信号。

4.如权利要求3所述的四相位时脉产生器，其特征在于，所述第一D型正反器的一时脉输入端以及一数据输入端分别接收所述第四标准时脉信号以及一时脉输出使能信号，并且在所述第一控制信号为真时，被所述第四标准时脉信号的上升沿触发，以输出所述时脉输出使能信号以作为所述第二控制信号。

5.如权利要求4所述的四相位时脉产生器，其特征在于，所述除频单元还包括：

四个D型正反器，分别为第二D型正反器至第五D型正反器，其中每一D型正反器的一反相输出端耦接至相对应的所述D型正反器的一数据输入端，所述第二D型正反器与所述第三D型正反器的两时脉输入端接收所述第一标准时脉信号，所述第四D型正反器与所述第五D型正反器的两时脉输入端接收所述第三标准时脉信号，并且所述第二D型正反器至所述第五D型正反器的四个反相重置端则用以接收所述第二控制信号；

其中当在所述第二控制信号为真时，所述除频单元将分别依据所述第二D型正反器至所述第五D型正反器的四个正相输出端产生出所述第一输出时脉信号至所述第四输出时脉信号。

6.如权利要求5所述的四相位时脉产生器，其特征在于，所述第二D型正反器被所述第一标准时脉信号的上升沿触发，而在其所述正相输出端输出所述第一输出时脉信号，所述第三D型正反器被所述第一标准时脉信号的下降沿触发，而在其所述正相输出端输出所述第二输出时脉信号，所述第四D型正反器被所述第三标准时脉信号的下降沿触发，而在其所述正相输出端输出所述第三输出时脉信号，所述第五D型正反器被所述第三标准时脉信号的上升沿触发，而在其所述正相输出端输出所述第四输出时脉信号。

7.如权利要求6所述的四相位时脉产生器，其特征在于，所述检测与控制模块包括：

一第六D型正反器，其一时脉输入端与一数据输入端分别接收为所述第一输出时脉信号至第四输出时脉信号之中的依次二个，并且在所述第六D型正反器的所述时脉输入端被其接收信号的上升沿或下降沿触发时，而产生出所述第一控制信号于其一正相输出端。

8.如权利要求6所述的四相位时脉产生器，其特征在于，所述检测与控制模块包括：

M个第六D型正反器，其中每一第六D型正反器的一时脉输入端与一数据输入端分别接收为所述第一输出时脉信号至第四输出时脉信号之中的依次二个，并且在每一第六D型正反器的所述时脉输入端被其接收信号的上升沿或下降沿触发时，每一第六D型正反器产生一检测信号于其一正相输出端；以及

一与门，耦接于所述多个第六D型正反器的所述多个正相输出端，并且所述与门用以根据所述多个检测信号来产生出所述第一控制信号；

其中，M为大于1的正整数。

9.如权利要求7或8所述的四相位时脉产生器，其特征在于，所述检测与控制模块还包括一脉冲产生器，所述脉冲产生器被所述第二控制信号的下降沿触发而产生出一脉冲信号，并且将所述脉冲信号送至所述多个第六D型正反器的一设定端。

10.如权利要求9所述的四相位时脉产生器，其特征在于，所述多个第六D型正反器的一反相重置端皆用以接收一系统电压。