CN105990241B - 一种sram及其制造方法、电子装置 - Google Patents

Abstract

本发明提供一种SRAM及其制造方法、电子装置，所述SRAM包括至少一PG晶体管，其中所述PG晶体管的源区和漏区具有非对称结构，所述PG晶体管的制造方法包括：提供半导体衬底，在半导体衬底上形成有鳍片，在鳍片的两端形成有隔离结构；在鳍片的一端形成第一凹槽，并在第一凹槽中形成第一外延材料层；在鳍片的另一端形成第二凹槽，并在第二凹槽中形成第二外延材料层，所述第二外延材料层的厚度小于所述第一外延材料层的厚度；在鳍片的两侧及顶部形成栅极结构。在不改变PU、PD和PG的数量关系的前提下，可以有效提升所述SRAM的静态噪声容限和写容限。

Description

一种SRAM及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种SRAM及其制造方法、电子装置。

背景技术

静态随机存取存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中，其因为具有功耗小、读取速读快等优点而广泛应用于数据的存储。

典型的SRAM单元如图1A所示包括六个MOS管(即具有6T结构)，其中上拉晶体管(PU)和储存基本单元到用于读写的位线(Bit Line)的控制开关(PG)通常为NMOS，下拉晶体管(PD)为PMOS，一对PU和PD构成CMOS反相器。为了降低SRAM单元占用的芯片面积，通常PU、PD和PG的数量关系为PU:PD:PG＝1:1:1。但是，通过读写稳定性分析可知，PU:PD:PG＝1:1:1的SRAM单元具有较低的静态噪声容限和写容限，为了解决这一问题，设计SRAM单元版图时，需要将β值(PD/PG)设定为不小于1.2，将γ值(PG/PU)设定为不小于1.5。现有技术通过两种方式来提高β值和γ值：一是改变PU、PD和PG的数量关系，其弊端是增大SRAM单元占用的芯片面积以及降低SRAM单元的读写稳定性(α值(PU/PD)小于1)；二是不改变PU、PD和PG的数量关系，使分别构成PU、PD和PG的FinFET的鳍片沟道的高度不同，其弊端是增大制作工艺的复杂度以及成本的提升。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种SRAM的制造方法，所述SRAM包括至少一PG晶体管，其中所述PG晶体管的源区和漏区具有非对称结构，所述PG晶体管的制造方法包括：提供半导体衬底，在所述半导体衬底上形成有鳍片，在所述鳍片的两端形成有隔离结构；在所述鳍片的一端形成第一凹槽，并在所述第一凹槽中形成第一外延材料层；在所述鳍片的另一端形成第二凹槽，并在所述第二凹槽中形成第二外延材料层，所述第二外延材料层的厚度小于所述第一外延材料层的厚度；在所述鳍片的两侧及顶部形成栅极结构。

在一个示例中，所述第二凹槽的深度比所述第一凹槽的深度低50埃-300埃。

在一个示例中，通过选择性外延生长工艺形成所述第一外延材料层和所述第二外延材料层。

在一个示例中，所述第一外延材料层和所述第二外延材料层为碳硅层。

在一个示例中，当电流的流向是从所述第一外延材料层到所述第二外延材料层时，所述SRAM进行读取操作；当电流的流向时从所述第二外延材料层到所述第一外延材料层时，所述SRAM进行写入操作。

在一个示例中，所述SRAM具有6T结构，两端分别形成有所述第一外延材料层和所述第二外延材料层的鳍片为所述6T结构中的PG的鳍片。

在一个示例中，所述6T结构中的PU、PD和PG的数量关系为PU:PD:PG＝1:1:1。

在一个实施例中，本发明还提供一种采用上述方法制造的SRAM。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述SRAM。

根据本发明，在不改变PU、PD和PG的数量关系的前提下，可以有效提升所述SRAM的静态噪声容限和写容限。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为现有的SRAM单元的电路图；

图1B为根据本发明示例性实施例一的方法形成的SRAM单元中的PG的示意性剖面图；

图2A-图2F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的SRAM及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

为了解决现有的6T结构SRAM单元具有较低的静态噪声容限和写容限的问题，本发明提出使SRAM单元中的PG的栅极两侧的通过外延生长形成的材料层构成的源区和漏区具有不同的深度，如图1B所示，鳍片101形成于半导体衬底100上，鳍片101的两端形成有隔离结构100，在鳍片101上形成有包括自下而上层叠的栅极介电层110a、栅极材料层110b和栅极硬掩蔽层110c的栅极结构，在栅极结构两侧形成有紧靠栅极结构的偏移侧墙111，位于偏移侧墙111外侧的鳍片101中分别形成有第一外延材料层105和第二外延材料层109，第一外延材料层105的厚度大于第二外延材料层109的厚度。当电流的流向是从第二外延材料层109(漏区)到第一外延材料层105(源区)时，SRAM单元进行写入操作；当电流的流向是从第一外延材料层105(漏区)到第二外延材料层109(源区)时，SRAM单元进行读取操作。通过读写稳定性分析可知，包含具有上述特点的PG的SRAM单元的静态噪声容限提升5％，写容限提升10％。下面参照示例性实施例一来描述使SRAM单元中的PG的栅极两侧的源区和漏区具有不同的深度的制备方法。

[示例性实施例一]

参照图2A-图2F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图2A所示，提供半导体衬底，由于所述示意性剖面图是沿着鳍片的长度方向获得的，因而未予示出。半导体衬底的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。作为示例，在本实施例中，半导体衬底选用单晶硅材料构成。

在半导体衬底上形成有鳍片201。作为示例，形成鳍片201的工艺步骤包括：在半导体衬底上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层的材料可以为氮化物，优选氮化硅；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片201的掩膜，所述图案化过程的工艺步骤依次包括：在所述硬掩膜层上形成具有所述掩膜的图案的光刻胶层，采用干法蚀刻工艺去除未被所述光刻胶层所遮蔽的硬掩膜层，以及采用灰化工艺去除所述光刻胶层；采用湿法蚀刻工艺去除所述掩膜。

在鳍片201的两端形成有隔离结构200。作为示例，形成隔离结构200的工艺步骤包括：在半导体衬底上形成另一硬掩膜层，覆盖鳍片201，采用本领域技术人员所熟习的各种适宜的工艺技术形成所述另一硬掩膜层，例如化学气相沉积工艺，所述另一硬掩膜层的材料优选氮化硅；图案化所述另一硬掩膜层，以在所述另一硬掩膜层中形成构成隔离结构200的图案的开口，该过程包括：在所述另一硬掩膜层上形成具有隔离结构200的图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻所述另一硬掩膜层直至露出鳍片201，采用灰化工艺去除所述光刻胶层；以图案化的所述另一硬掩膜层为掩膜，在鳍片201中蚀刻出用于形成隔离结构200的沟槽；在所述沟槽中以及所述另一硬掩膜层上沉积隔离材料，所述隔离材料通常为氧化物，作为示例，本实施例中，所述隔离材料为HARP；执行化学机械研磨工艺以研磨所述隔离材料，露出鳍片201的同时去除所述另一硬掩膜层。

接着，如图2B所示，在鳍片201的一端形成第一凹槽204。作为示例，形成第一凹槽204的工艺步骤包括：在半导体衬底上形成第一硬掩膜层202，覆盖鳍片201和隔离结构200，采用本领域技术人员所熟习的各种适宜的工艺技术形成第一硬掩膜层202，例如化学气相沉积工艺，第一硬掩膜层202的材料优选氮化硅；图案化第一硬掩膜层202，以在第一硬掩膜层202中形成构成第一凹槽204的图案的开口，该过程包括：在第一硬掩膜层202上形成具有第一凹槽204的图案的第一光刻胶层203，以第一光刻胶层203为掩膜，蚀刻第一硬掩膜层202直至露出鳍片201的一端，再继续蚀刻以在鳍片201的一端蚀刻出第一凹槽204，所述蚀刻会同时去除部分隔离结构200。

接着，如图2C所示，通过选择性外延生长工艺在第一凹槽204中形成第一外延材料层205。作为示例，第一外延材料层205可以为碳硅层。所述选择性外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。实施所述外延生长之前，通过灰化工艺去除第一光刻胶层203。实施所述外延生长之后，通过蚀刻去除第一硬掩膜层202。

接着，如图2D所示，在鳍片201的另一端形成第二凹槽208。作为示例，第二凹槽208的深度比第一凹槽204的深度低50埃-300埃。作为示例，形成第二凹槽208的工艺步骤包括：在半导体衬底上形成第二硬掩膜层206，覆盖鳍片201、隔离结构200和第一外延材料层205，采用本领域技术人员所熟习的各种适宜的工艺技术形成第二硬掩膜层206，例如化学气相沉积工艺，第二硬掩膜层206的材料优选氮化硅；图案化第二硬掩膜层206，以在第二硬掩膜层206中形成构成第二凹槽208的图案的开口，该过程包括：在第二硬掩膜层206上形成具有第二凹槽208的图案的第二光刻胶层207，以第二光刻胶层207为掩膜，蚀刻第二硬掩膜层206直至露出鳍片201的另一端，再继续蚀刻以在鳍片201的另一端蚀刻出第二凹槽208，所述蚀刻会同时去除部分隔离结构200。

接着，如图2E所示，通过另一选择性外延生长工艺在第二凹槽208中形成第二外延材料层209。作为示例，第二外延材料层209可以为碳硅层。所述另一选择性外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。实施所述外延生长之前，通过灰化工艺去除第二光刻胶层207。实施所述外延生长之后，通过蚀刻去除第二硬掩膜层206。

接着，如图2F所示，在鳍片201的两侧及顶部形成栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层210a、栅极材料层210b和栅极硬掩蔽层210c。

具体地，栅极介电层210a的构成材料包括氧化物，例如二氧化硅(SiO₂)。选用SiO₂作为栅极介电层的构成材料时，通过快速热氧化工艺(RTO)来形成栅极介电层，其厚度为8-50埃，但并不局限于此厚度。

栅极材料层210b的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO₂)；金属硅化物包括硅化钛(TiSi)。选用多晶硅作为栅极材料层的构成材料时，可选用低压化学气相淀积(LPCVD)工艺形成栅极材料层，其工艺条件包括：反应气体为硅烷(SiH₄)，其流量为100～200sccm，优选150sccm；反应腔内的温度为700～750℃；反应腔内的压力为250～350mTorr，优选300mTorr；所述反应气体还可以包括缓冲气体，所述缓冲气体为氦气(He)或氮气(N₂)，其流量为5～20升/分钟(slm)，优选8slm、10slm或15slm。

栅极硬掩蔽层210c的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

然后，在栅极结构两侧形成紧靠栅极结构的偏移侧墙211，其构成材料为SiO₂、SiN、SiON中的一种或者它们的组合。在栅极结构两侧形成偏移侧墙的过程中，鳍片201的两侧也会形成偏移侧墙211，因此，接下来，去除位于鳍片201两侧的偏移侧墙211。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，在不改变PU、PD和PG的数量关系的前提下，可以有效提升SRAM单元的静态噪声容限和写容限。

参照图3，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤301中，提供半导体衬底，在半导体衬底上形成有鳍片，在鳍片的两端形成有隔离结构；

在步骤302中，在鳍片的一端形成第一凹槽，并在第一凹槽中形成第一外延材料层；

在步骤303中，在鳍片的另一端形成第二凹槽，并在第二凹槽中形成第二外延材料层，第二外延材料层的厚度小于第一外延材料层的厚度；

在步骤304中，在鳍片的两侧及顶部形成栅极结构。

[示例性实施例二]

接下来，可以通过后续工艺完成整个SRAM的制作，包括：在半导体衬底上依次形成具有可产生应力特性的接触孔蚀刻停止层和层间介电层，执行化学机械研磨以露出栅极结构的顶部；接着，去除栅极结构，在留下的沟槽中形成高k-金属栅极结构，作为示例，此结构包括自下而上层叠的高k介电层、覆盖层、功函数金属层、阻挡层和金属材料层；接下来，形成另一层间介电层，然后，在上述层间介电层中形成连通所述金属栅极结构的顶部以及所述源/漏区极的接触孔，通过所述接触孔，在露出的所述金属栅极结构的顶部以及所述源/漏区极上形成自对准硅化物，填充金属(通常为钨)于所述接触孔中形成连接实施后端制造工艺而形成的互连金属层与所述自对准硅化物的接触塞；接下来，可以实施常规的FinFET器件后端制造工艺，例如多个互连金属层的形成，通常采用双大马士革工艺来完成，金属焊盘的形成，用于实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的SRAM。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种SRAM的制造方法，所述SRAM包括至少一PG晶体管，其中所述PG晶体管的源区和漏区具有非对称结构，所述PG晶体管的制造方法包括：

提供半导体衬底，在所述半导体衬底上形成有鳍片(201)，在所述鳍片的两端形成有隔离结构(200)；

在所述鳍片的一端形成第一凹槽(204)，并在所述第一凹槽中形成第一外延材料层(205)；

在所述鳍片的另一端形成第二凹槽(208)，并在所述第二凹槽中形成第二外延材料层(209)，所述第二凹槽的深度比第一凹槽的深度低，所述第二外延材料层的厚度小于所述第一外延材料层的厚度；

在所述鳍片的两侧及顶部形成栅极结构。

2.根据权利要求1所述的方法，其特征在于，所述第二凹槽的深度比所述第一凹槽的深度低50埃-300埃。

3.根据权利要求1所述的方法，其特征在于，通过选择性外延生长工艺形成所述第一外延材料层和所述第二外延材料层。

4.根据权利要求1所述的方法，其特征在于，所述第一外延材料层和所述第二外延材料层为碳硅层。

5.根据权利要求1所述的方法，其特征在于，当电流的流向是从所述第一外延材料层到所述第二外延材料层时，所述SRAM进行读取操作；当电流的流向时从所述第二外延材料层到所述第一外延材料层时，所述SRAM进行写入操作。

6.根据权利要求1所述的方法，其特征在于，所述SRAM具有6T结构，两端分别形成有所述第一外延材料层和所述第二外延材料层的鳍片为所述6T结构中的PG的鳍片。

7.根据权利要求6所述的方法，其特征在于，所述6T结构中的PU、PD和PG的数量关系为PU:PD:PG＝1:1:1。

8.一种采用权利要求1-7之一所述的方法制造的SRAM。

9.一种电子装置，所述电子装置包括权利要求8所述的SRAM。

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