CN105978558A - 数字锁相回路、频率调整方法和整合式接收器 - Google Patents
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Abstract
本发明揭示一种数字锁相回路、频率调整方法和整合式接收器。该数字锁相回路，包括一相位频率检测器、一三态相位频率检测转换器、一回路滤波器和一数字电压控制震荡器。相位频率检测器接收一输入频率和一参考频率，并根据输入频率和参考频率的相位差输出一第一讯号和一第二讯号。三态相位频率检测转换器根据第一讯号和第二讯号产生一三态讯号，其中三态讯号是以1、0和‑1构成的讯号表示。回路滤波器仅根据三态讯号产生至少一控制位。数字电压控制震荡器根据控制位调整所输出的震荡频率。
Description
本申请是申请号为200910212123.0，发明名称为数字锁相回路、频率调整方法和整合式接收器，申请日为2009.11.10申请案的分案申请。
技术领域
本发明涉及一种数字锁相回路(Digital Phase-Locked Loop)，特别是涉及一种具有三态(three-state)的相位频率检测器(Phase Frequency Detector，PFD)的数字锁相回路。
背景技术
图1显示传统的数字锁相回路的方块图。在图1中，相位/频率模拟数字转换器(phase/frequency analog-to-digital converter，PFDC)1接收I1和I2两个方波的数字信号，并检测出两者之间的相位差异值(△ψ)。该相位差异值属于模拟的信息，而相位/频率模拟数字转换器1需负责将其转换成数字的信息给滤波器2。由于该相位差异值属于模拟的信息，因此相位/频率模拟数字转换器1将需要多个位来实现，导致成本的上升以及电路复杂度的提高。
发明内容
基于以上的考虑，需要一种低成本的数字锁相回路。
有鉴于此，本发明一实施例揭示一种数字锁相回路，包括一相位频率检测器、一三态相位频率检测转换器、一回路滤波器和一数字电压控制震荡器。相位频率检测器接收一输入频率和一参考频率，并根据输入频率和参考频率的相位差输出一第一讯号和一第二讯号。三态相位频率检测转换器根据第一讯号和第二讯号产生一三态讯号，其中三态讯号是以1、0和-1构成的讯号表示。回路滤波器仅根据三态讯号产生至少一控制位。数字电压控制震荡器根据控制位调整数字锁相回路所输出的震荡频率。
本发明一实施例另外揭示一种频率调整方法，适用于一数字锁相回路，包括接收一输入频率和一参考频率，并根据输入频率和参考频率的相位差输出一第一讯号和一第二讯号。上述方法还包括根据第一讯号和第二讯号产生一三态讯号，其中三态讯号是以1、0和-1构成的讯号表示。上述方法还包括仅根据三态讯号产生至少一控制位，以及根据控制位调整数字锁相回路所输出的震荡频率。
本发明一实施例另外揭示一种整合式接收器，包括一模拟接收路径电路、一数字转换电路、一数字电路、一时钟系统和一频率合成器。模拟接收路径电路根据一混合信号来运作。数字转换电路根据一数字取样时钟信号来运作。数字电路根据一数字时钟信号来运作。时钟系统接收一震荡频率，并产生混合信号、数字取样时钟信号以及数字时钟信号。频率合成器包括一相位频率检测器、一三态相位频率检测转换器、一回路滤波器和一数字电压控制震荡器。相位频率检测器接收一输入频率和一参考频率，并根据输入频率和参考频率的相位差输出一第一讯号和一第二讯号。三态相位频率检测转换器根据第一讯号和第二讯号产生一三态讯号，其中三态讯号是以1、0和-1构成的讯号表示。回路滤波器仅根据三态讯号产生至少一控制位。数字电压控制震荡器根据控制位调整数字锁相回路所输出的震荡频率。
附图说明
关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。
图1显示传统的数字锁相回路的方块图；
图2显示根据本发明一实施例所述的数字锁相回路的电路图；
图3显示根据本发明一实施例所述的三态信号STATE的取样示意图；
图4显示根据本发明一实施例所述的频率调整方法的流程图；以及
图5显示本发明的数字锁相回路应用于一整合式接收器的范例。
附图符号说明：
1～相位/频率模拟数字转换器
2～滤波器 20～相位频率检测器
22～三态相位频率检测转换器
24～回路滤波器 26～数字电压控制震荡器
28、30、32、132、202、204～除法器
102～低噪声放大器 104～混合器
106～低中频转换电路 108～数字讯号处理器
112～射频讯号 116～低中频讯号
205～数字取样时钟信号/数字时钟信号
200～数位锁相回路
206～频率合成器的参考频率
209～频率合成器
222～频率合成器的目标信道
241～累加单元 242、2411～乘法器
243、2412～加法器 500～整合式接收器
CTL～控制位 Fin～输入频率
Fxtal～晶体震荡器频率信号
Fref～参考频率 Fs～取样频率
fOSC～震荡频率 Up/Down～上/下讯号
KI、KF～参数 STATE～三态信号
具体实施方式
下面结合附图详细说明本发明的具体实施例。然而，应当将本发明理解成并不局限于以下描述的这种实施方式，并且本发明的技术理念可以与其他公知技术或功能与那些公知技术相同的其他技术组合实施。
在以下具体实施例的说明中，为了清楚展示本发明的结构及工作方式，将借助诸多方向性词语进行描述，但是应当将“前”、“后”、“左”、“右”、“外”、“内”、“向外”、“向内”、“轴向”、“径向”等词语理解为方便用语，而不应当理解为限定性词语。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并结合附图详细说明如下。
图2显示根据本发明一实施例所述的数字锁相回路的电路图。数字锁相回路200包括一相位频率检测器20、一三态相位频率检测转换器22、一回路滤波器24、一数字电压控制震荡器(Digital Voltage-Controlled Oscillator，DCO)26、一第一除法器28、一第二除法器30和一第三除法器32。在图2中，Fxtal可以是由晶体震荡器(Crystal)所产生的频率信号，经过第二除法器30除以M倍(第二除法器30具有除M倍的功能)之后产生参考频率Fref。另一方面，第一除法器28接收DCO 26输出的震荡频率，并将其除以N倍后产生输入频率Fin。相位频率检测器20接收输入频率Fin和参考频率Fref，并根据两者的相位差输出上(Up)/下(Down)两讯号，如图3所示。举例而言，当输入频率Fin的相位落后参考频率Fref的相位时，相位频率检测器20输出分别为1与0的上讯号与下讯号。相反地，当输入频率Fin的相位领先参考频率Fref的相位时，相位频率检测器20输出分别为0与1的上讯号与下讯号。根据上(Up)/下(Down)两讯号，三态相位频率检测转换器22输出一个三态信号STATE，如图3所示。三态信号STATE的产生方式可以根据表1的方式决定：
表1：
三态信号STATE的决定可以是根据取样频率Fs的正缘取样，也可以是Fs的负缘取样。在上表1中，当信号“上”为1而信号“下”为0时，三态信号STATE决定为1。当信号“上”为0而信号“下”为1时，三态信号STATE决定为-1。当信号“上”为1而信号“下”为1时，三态信号STATE决定为0。而当信号“上”为0而信号“下”为0时，三态信号STATE决定为0。三态信号STATE为1表示输入频率Fin的相位落后参考频率Fref的相位，因此需要增加DCO 26的频率。三态信号STATE为-1表示输入频率Fin的相位超前参考频率Fref的相位，因此需要降低DCO26的频率。
三态相位频率检测转换器22接着将所产生的三态信号STATE传送至回路滤波器24。回路滤波器24包括一累加单元241，其包括一第一乘法器2411和一第一加法器2412。第一乘法器2411用以将三态信号STATE乘上KI(第一参数)之后，第一加法器2412再将其累加得到累加单元241的输出。此外，回路滤波器24还包括一第二乘法器242和一第二加法器243。第二乘法器242亦将三态信号STATE乘上KF(第二参数)的值，第二加法器243再将结果值与累加单元241的输出加总得到最后的控制位CTL(至少一位)。之后，回路滤波器24将控制位传送给DCO 26来调整其输出的频率。经过调整之后，目的是要达到一致的输入频率Fin和参考频率Fref。
另外，在图3中，三态相位频率检测转换器22和回路滤波器24的时钟可以是晶体震荡器所产生的频率Fxtal再经过第三除法器32除以X倍而来，X的值可以视情况来调整。
图4显示根据本发明一实施例所述的频率调整方法的流程图，适用于一数字锁相回路。流程开始于接收一输入频率和一参考频率，并根据输入频率和参考频率的相位差输出一第一讯号和一第二讯号(步骤S40)。其中，输入频率是数字锁相回路输出的震荡频率经过除以N倍后产生，而参考频率是晶体震荡器输出的频率信号经过除以M倍而产生。此外，第一讯号和第二讯号是根据输入频率和参考频率的相位差而产生。举例来说，当输入频率的相位落后参考频率的相位时，第一和第二讯号分别为1与0。相反地，当输入频率的相位领先参考频率的相位时，第一和第二讯号分别为0与1。下一步，根据第一讯号和第二讯号产生一三态讯号，其中三态讯号是以1、0和-1构成的讯号表示(步骤S42)。详细地说，当第一讯号为1而第二讯号为0时，三态讯号可为1，当第一讯号为0而第二讯号为1时，三态讯号可为-1，当第一讯号为1而第二讯号为1时，三态讯号可为0，以及当第一讯号为0而第二讯号为0时，三态讯号可为0。下一步，将三态讯号乘上一第一参数并累加，以及将三态讯号乘上一第二参数后与上述累加值相加而得到至少一控制位(步骤S44)。下一步，根据上述控制位调整数字锁相回路所输出的震荡频率(步骤S46)。
由于本发明的数字锁相回路取的是三态数据，因此三态相位频率检测转换器22仅需两个位来表示三态信号STATE，而非现有方式取输入频率Fin和参考频率Fref的相位差异值(△ψ)，需要n个位(图1中的nSA)来表示相位/频率模拟数字转换器1的输出值。因此可大幅精简现有相位/频率模拟数字转换器1的电路复杂度。
此外，本发明的数字锁相回路亦可应用于整合式接收器。图5显示根据本发明一实施例所述的整合式接收器500的代表图，其中低噪声放大器(low noise amplifier，LNA)102属于模拟接收路径电路的一部分。LNA 102根据所接收的射频讯号112输出讯号给混合器(mixer)104。混合器104根据一混合信号118产生低中频(low-IF)讯号116给低中频转换电路(low-IF conversion circuitry)106。低中频转换电路106根据一数字取样时钟信号205将所接收的低中频讯号116数字化，并输出数字讯号120给数字讯号处理器(DigitalSignal Processor，DSP)108。DSP 108根据一数字时钟信号(在此图中亦为信号205，但在其它实施例中亦可以不为信号205)来处理数字讯号120。在图5的电路中，混合信号118、数字取样频率信号205(属于低中频转换电路106)、数字时钟信号205(属于DSP 108)是由一时钟系统300产生，其中该时钟系统300包括除法器132、204和202。时钟系统300接收由频率合成器209所产生的震荡频率fOSC，并利用上述除法器132、204和202来产生混合信号118、数字取样时钟信号205、数字时钟信号205。在上述架构中，频率合成器209为利用本发明的数字锁相回路200，而图中讯号206可模拟本发明数字锁相回路200的参考频率Fref，讯号fOSC可模拟本发明数字锁相回路200的DCO 26的输出震荡频率。由于图5中的射频讯号112包含多个可供调整的信道，因此讯号222为所要调整的目标信道。由于本发明数字锁相回路200的操作原理已于以上叙述，因此在此应用例中不重复叙述。
如无特别说明，本文中出现的类似于“第一”、“第二”的限定语并非是指对时间顺序、数量、或者重要性的限定，而仅仅是为了将本技术方案中的一个技术特征与另一个技术特征相区分。同样地，本文中出现的类似于“一”的限定语并非是指对数量的限定，而是描述在前文中未曾出现的技术特征。同样地，本文中在数词前出现的类似于“大约”、“近似地”的修饰语通常包含本数，并且其具体的含义应当结合上下文意理解。同样地，除非是有特定的数量量词修饰的名词，否则在本文中应当视作即包含单数形式又包含复数形式，在该技术方案中即可以包括单数个该技术特征，也可以包括复数个该技术特征。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，本领域的技术人员，在不脱离本发明的精神和范围的前提下，可做若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。
本说明书中所述的只是本发明的较佳具体实施例，以上实施例仅用以说明本发明的技术方案而非对本发明的限制。凡本领域技术人员依本发明的构思通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在本发明的范围之内。
Claims (14)
1.一种数字锁相回路，包括：
一数字相位频率检测器，接收一输入频率和一参考频率，并根据上述输入频率和上述参考频率的频率和相位差输出一第一讯号和一第二讯号；
一数字三态相位频率检测转换器，根据上述第一讯号、上述第二讯号和一取样频率产生一三态讯号，其中上述三态讯号是以1、0和-1构成的讯号表示；
一数字回路滤波器，仅根据上述三态讯号产生至少一控制位；以及
一数字电压控制震荡器，根据上述控制位调整所输出的震荡频率，其中上述数字三态相位频率检测转换器利用该取样频率判断上述第一讯号与上述第二讯号的差异程度，以决定是否连续输出相同的上述三态讯号。
2.如权利要求1所述的数字锁相回路，其中上述数字回路滤波器将一第一值与一第二值相加而得到上述至少一控制位，上述第一值是由上述三态讯号乘上一第一参数再做累加而得，上述第二值是由上述数字回路滤波器将上述三态讯号乘上一第二参数而得。
3.如权利要求1所述的数字锁相回路，其中上述数字回路滤波器包括：
一累加单元，包括：
一第一乘法器，将上述三态讯号乘上一第一参数；以及
一第一加法器，将上述第一乘法器的输出值累加而得上述累加单元的输出值；
一第二乘法器，将上述三态讯号乘上一第二参数；以及
一第二加法器，将上述累加单元的输出值与上述第二乘法器的输出值相加而得到上述至少一控制位。
4.如权利要求1所述的数字锁相回路，其中，当上述第一讯号为1而上述第二讯号为0时，上述三态讯号为1，当上述第一讯号为0而上述第二讯号为1时，上述三态讯号为-1，当上述第一讯号为1而上述第二讯号为1时，上述三态讯号为0，以及当上述第一讯号为0而上述第二讯号为0时，上述三态讯号为0。
5.如权利要求1所述的数字锁相回路，还包括一第一除法器，将上述震荡频率除以N倍后产生上述输入频率。
6.如权利要求1所述的数字锁相回路，还包括一第二除法器，将一晶体震荡器产生的频率除以M倍而产生上述参考频率。
7.如权利要求6所述的数字锁相回路，还包括一第三除法器，将上述晶体震荡器产生的频率除以X倍而产生上述数字三态相位频率检测转换器和上述数字回路滤波器的时钟频率。
8.一种整合式接收器，包括：
一模拟接收路径电路，根据一混合信号来运作；
一低中频转换电路，根据一数字取样时钟信号来运作；
一数字讯号处理器，根据一数字时钟信号来运作；
一时钟系统，接收一震荡频率，并产生上述混合信号、上述数字取样时钟信号以及上述数字时钟信号；以及
一频率合成器，包括：
一数字相位频率检测器，接收一输入频率和一参考频率，并根据上述输入频率和上述参考频率的频率和相位差输出一第一讯号和一第二讯号；
一数字三态相位频率检测转换器，根据上述第一讯号、上述第二讯号和一取样频率产生一三态讯号，其中上述三态讯号是以1、0和-1构成的讯号表示；
一数字回路滤波器，仅根据上述三态讯号产生至少一控制位；以及
一数字电压控制震荡器，根据上述控制位调整所输出的上述震荡频率，其中上述数字三态相位频率检测转换器利用该取样频率判断上述第一讯号与上述第二讯号的差异程度，以决定是否连续输出相同的上述三态讯号。
9.如权利要求8所述的整合式接收器，其中上述数字回路滤波器将一第一值与一第二值相加而得到上述至少一控制位，上述第一值是由上述三态讯号乘上一第一参数再做累加而得，上述第二值是由上述数字回路滤波器将上述三态讯号乘上一第二参数而得。
10.如权利要求8所述的整合式接收器，其中上述数字回路滤波器包括：
一累加单元，包括：
一第一乘法器，将上述三态讯号乘上一第一参数；以及
一第一加法器，将上述第一乘法器的输出值累加而得上述累加单元的输出值；
一第二乘法器，将上述三态讯号乘上一第二参数；以及
一第二加法器，将上述累加单元的输出值与上述第二乘法器的输出值相加而得到上述至少一控制位。
11.如权利要求8所述的整合式接收器，其中，当上述第一讯号为1而上述第二讯号为0时，上述三态讯号为1，当上述第一讯号为0而上述第二讯号为1时，上述三态讯号为-1，当上述第一讯号为1而上述第二讯号为1时，上述三态讯号为0，以及当上述第一讯号为0而上述第二讯号为0时，上述三态讯号为0。
12.如权利要求8所述的整合式接收器，还包括一第一除法器，将上述震荡频率除以N倍后产生上述输入频率。
13.如权利要求8所述的整合式接收器，还包括一第二除法器，将一晶体震荡器产生的频率除以M倍而产生上述参考频率。
14.如权利要求13所述的整合式接收器，还包括一第三除法器，将上述晶体震荡器产生的频率除以X倍而产生上述数字三态相位频率检测转换器和上述数字回路滤波器的时钟频率。
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