CN105977291B - 半导体装置和形成该半导体装置的方法 - Google Patents
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Abstract
一种半导体装置，包括基板和基板上的p掺杂层，该p掺杂层包括掺杂的III‑V族材料。n型材料形成在该p掺杂层上或该p掺杂层中。该n型层包括ZnO。铝接触形成为与该n型材料的ZnO直接接触以形成电子装置。
Description
技术领域
本发明涉及半导体装置和工艺，并且更确切的，本发明涉及半导体装置，其在InGaAs金属氧化物半导体装置中采用掺杂ZnO，以减少接触电阻。
背景技术
采用III-V族材料(例如GaAs、InP或InGaAs基板)的场效应晶体管(FET)，通常包括由相似材料制成的掺杂的源极区和漏极区。在一个常规结构中，III-V FET包括由掺杂的InGaAs(例如n+InGaAs)形成的源极/漏极(S/D)区。n+InGaAs对于S/D区不是理想的。在InGaAs nFETs中，n+InGaAs S/D区遭受低掺杂浓度(例如1x1019cm-3)。另外，在InGaAs S/D区中存在相对高的结漏(junction leakage)和高接触电阻。此外，形成工艺要求n+掺杂物的图案化注入，这增加了工艺的时间和成本，并且可能导致结损伤。
这些III-V FET结构通常包括InGaAs S/D区上的金属接触。金属接触可以包括Ti、Pd、Au或Ni，且具有超过5x10-8Ohm-cm2的接触电阻(电阻率)。这显然无法达到小于5x10- 9Ohm-cm2的期望的接触电阻(电阻率)。
发明内容
一种半导体装置，包括基板和基板上的p掺杂层，该p掺杂层包括掺杂的III-V族材料。n型材料形成在p掺杂层上或p掺杂层中。n型层包括ZnO。铝接触形成为与n型材料的ZnO直接接触，以形成电子装置。
另一种半导体装置，包括基板和基板上的p掺杂层，该p掺杂层包括掺杂的III-V族材料。n型材料形成在p掺杂层上或p掺杂层中，该n型材料包括掺杂的III-V族材料。接触形成在n型材料上，且该接触包括由ZnO形成的中间层和形成为与该中间层的ZnO直接接触的铝部分，以形成电子装置。
一种形成半导体装置的方法，包括：在基板上形成包括掺杂的III-V族材料的p掺杂层；在p掺杂层上或p掺杂层中形成n型材料；以及在n型材料上形成接触，该接触包括ZnO和铝界面，以将接触电阻率减少至小于大约5x10-9Ohm-cm2。
这些以及其它特征和优点将通过结合随附的附图来阅读下文的示例性实施例的具体描述而变的明显易懂。
附图说明
参考以下附图，本公开将提供优选实施例的以下详细说明，在附图中：
图1是根据本构思的半成品的场效应晶体管的截面图，其中ZnO n型层形成源极区和漏极区，具有铝接触以减少接触电阻；
图2是根据本构思的半成品的场效应晶体管的截面图，其中形成在n型III-V层上的ZnO中间层形成源极区和漏极区，中间层上具有铝部分以减少接触电阻；
图3是根据本构思的用于记录接触电阻的装置的截面图，以及绘示了装置的电阻率(Ohm-cm2)对长度(微米)的曲线图；以及
图4是框图/流程图，示出了根据示例性实施例形成半导体装置的方法。
具体实施方式
根据本构思，描述了电子装置、结构以及形成方法，用于以掺杂的ZnO替代n掺杂的半导体材料，或者在n掺杂的半导体材料和接触之间形成掺杂的ZnO中间层，以减少接触电阻。掺杂的ZnO，并且更具体的为n+Al掺杂ZnO(ZnO:Al或AZO)，为源极区和漏极区、二极管中的有源层等提供了替代材料。n+InGaAs的电子亲和能为～4.5eV，ZnO:Al具有和n+InGaAs相似的电子亲和能(～4.35-～4.4eV)。ZnO:Al具有可获取的更高的掺杂水平，例如高至大约5x1021/cm3。ZnO:Al处理与金属化处理更兼容。例如，S/D区可以包括形成在其上的金属层。ZnO:Al与用来形成这些结构的金属材料更兼容。
ZnO:Al的形成也更加容易。例如，用图案化掺杂替代外延生长工艺(例如用于n+InGaAs)，ZnO:Al可以使用原子层沉积(ALD)来形成，但是也可以采用其他的工艺。这允许了具有较少的表面损伤的掺杂层。例如Al的材料可以直接形成在ZnO上以形成接触，该接触具有显著降低的接触电阻。
应当理解的是，本发明将按照给定的示例性架构来描述；然而，其他的架构、结构、材料以及工艺特征和步骤可以在本发明的范围内变化。
还应当理解的是，当例如层、区或基板的元件，被称为在另一个元件“上”或“之上”时，它可以直接在另一个元件上，或者也可以存在介于中间的元件。与之相反，当元件被称为“直接”在另一个元件“上”或“之上”时，则不存在介于中间的元件。还应当理解的是，当元件被称为“连接”或“耦接”至另一个元件时，它可以直接连接或耦接至另一个元件，或者可以存在介于中间的元件。与之相反，当单元被称为“直接连接”或“直接耦接”至另一个元件时，则不存在介于中间的元件。
根据本构思的集成电路芯片的设计可以在图形计算机编程语言中创建，并存储在计算机存储介质中(例如磁盘、磁带、物理硬件驱动器、或例如存储访问网络的虚拟硬件驱动器中)。如果设计者不制造芯片或者用于制造芯片的光刻掩膜，则设计者可以将最终的设计通过物理方式(例如通过提供存储设计的存储介质的副本)或以电子方式(例如通过因特网)直接的或间接的传输至这些实体。存储的设计随后被转换为用于光刻掩膜制造的合适的格式(例如GDSII)，其典型的包括要形成在晶片上的上述芯片设计的多个副本。光刻掩膜被用来限定晶片(和/或其上面的层)要被蚀刻或以其它方式处理的区域。
本文所描述的方法可以用于集成电路芯片的制造。最终的集成电路芯片由制造者分配为作为裸片(bare die)的未加工晶片的形式(即作为具有多个未封装芯片的单一晶片)，或者已封装的形式。在后一种情形下，芯片被安装在单一芯片封装体(例如塑料载体，具有附接至主板或其它更高水平的载体的引线)中，或者在多芯片封装体(例如陶瓷载体，具有任一或两个表面互联或埋互联)中。在任一情形下，芯片随后与其它芯片、离散电路单元、和/或其它信号处理装置集成，作为(a)中间产品(例如主板)的一部分，或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，其范围从玩具或其它低端应用，到具有显示器、键盘或其它输入装置、以及中央处理器的高级计算机产品。
还应当理解的是，材料化合物将按照列出的元素来描述，例如InP、InGaAs或ZnO。这些化合物可以包括化合物中不同比例的元素，例如InGaAs包括Inx,Ga1-xAs，其中x小于或等于1，或者ZnO包括ZnxO1-x，其中x小于或等于1，等等。另外，其它的元素可以包括在化合物中，例如，ZnO:Al，且仍根据本构思作用。具有附加元素的化合物在本文中称为合金(alloy)。
说明书中的本构思的“一个实施例”或“实施例”的引用，以及其它的变型，意味着所描述的与实施例相关的特定特征、结构、特性等至少包括在本构思的一个实施例中。因此，说明书中各处出现的短语“在一个实施例中”或“在实施例中”，以及任何其它变型的出现，并不意味着都是指同样的实施例。
应当理解的是，任何下述“/”、“和/或”以及“其中的至少一个”的使用(例如在“A/B”的情形中、“A和/或B”以及“A和B其中的至少一个”)，意在仅包含第一列出的选项(A)的选择，或者仅包含第二列出的选项(B)的选择，或者包括两个选项(A和B)的选择。作为进一步的示例，在“A、B和/或C”以及“A、B和C其中的至少一个”的情形中，这些短语意在仅包含第一列出的选项(A)的选择，或者仅包含第二列出的选项(B)的选择，或者仅包含第三列出的选项(C)的选择，或者仅包括第一列出和第二列出的两个选项(A和B)的选择，或者者仅包括第一列出和第三列出的两个选项(A和C)的选择，或者仅包括第二列出和第三列出的两个选项(B和C)的选择，或者包括所有三个选项(A和B和C)的选择。这可以延伸为尽可能多的所列项目，其对于本领域和相关领域的普通技术人员是显而易见的。
现在参考附图，其中相似的附图标记代表相同或相似的元件，首先参考图1，示出了根据一个示例性示例的半成品的场效应晶体管(FET)10的截面。FET 10包括基板12、p掺杂层14以及n型源极区和漏极区16。虽然根据本构思描述和示出的结构是特定用于n-FETs，但在p-FET装置中也可以对掺杂变化和材料进行调整以实施本构思。在一个实施例中，基板12可以包括III-V族材料、硅材料或其他合适的基板或晶片材料。一些实施例实施在Si基板12上生长的III-V族材料(例如p掺杂层14和/或n型材料16)。
p掺杂层14可以包括p掺杂InGaAs层，但是也可以采用其他的III-V族材料。在常规的装置中，源极/漏极(S/D)区通常会包括再生长III-V族材料，该再生长III-V族材料通过注入工艺使图案化的掺杂区域外延而形成。
根据有用的实施例，II-VI族材料可以用于S/D区16。具体地，可以采用n型材料，例如ZnO或其合金。ZnO可以被属类的(generically)归类为具有匹配的功函数的III-V族材料。n型材料16可以具有大约1eV或更小的带隙(band gap)。虽然可以采用ZnO来替代InGaAs或其他III-V族材料，但ZnO也可以用于带隙小于1eV的半导体材料，例如Ge或类似的材料。
ZnO中的n掺杂的范围达到2原子百分比(例如～5x1021/cm3)。ZnO掺杂物可以包括Al、B、Ga、In等，其中优选Al:ZnO。ZnO可以通过下述工艺中的一种或多种来沉积或生长，外延、溅射(sputtering)、原子层沉积(ALD)以及金属有机化学气相沉积(MOCVD)。ZnO优选包括由采用ALD沉积的n+ZnO:Al。ALD工艺形成S/D区16，以对包括层14的下层提供更少的表面损伤。此外，可以以更好的化学计量控制(stoichiometric control)获得更高掺杂浓度的S/D区16。在一个示例中，ALD工艺可以包括使用13个周期(cycle)的Zn沉积对1个周期的Al沉积。S/D区16的载流子浓度(电子密度)可以在大约1x1021cm-3至大约5x1021cm-3之间，且对于掺杂铝锌氧化物(ZnO:Al)(AZO)优选为大约3.0x1021cm-3。
n型材料16(例如ZnO:Al)优选为晶体形式。这可以包括单晶结构，也可以包括多晶结构或其它晶体结构(微晶结构、纳米晶结构等)。然而，层16的AZO材料也可以包括非晶相。在一个实施例中，层16的ZnO是非晶。下层，例如p掺杂层14和基板12，也优选为晶体，但也可以包括其他相。
通过形成栅极电介质22，例如HfO2、Al2O3，或其它高介电常数材料和/或绝缘层，来进一步处理FET 10。随后形成栅极电极24。栅极电极24可以包括任何合适的高导电材料，例如Cu、Cr、Au、Ag等。可以在S/D区16形成之前，形成栅极电介质22和栅极导体24。在一个实施例中，栅极结构30(例如栅极电介质22、栅极导体24、间隔体25等)可以用于定位S/D区16(例如，作为移除层14的部分的蚀刻掩模和/或作为S/D区16的II-VI族材料的沉积掩模)。
接触26形成在S/D区16上。接触26可以包括铝或其它金属。与常规装置中采用的III-V族材料相比，金属与S/D区16的材料更兼容。FET 10可以包括双层布置的金属接触，例如Al和Au。Al衬垫可以设置在S/D区16上，随后是高导电材料，例如Au或Pt。也可以设想其它金属或金属的组合。Al(或其它金属层)可以用作掺杂或进一步掺杂下层S/D区16的掺杂源。可以执行退火工艺以协助使用接触金属掺杂S/D区16。
参考图2，示出了根据另一示例性示例的半成品的场效应晶体管(FET)40的截面。FET 40包括基板42、p掺杂层44以及n型源极和漏极区46。虽然根据本构思描述和示出的结构是特定用于n-FETs，但在p-FET装置中也可以对掺杂变化和材料进行调整以实施本构思。在一个实施例中，基板42可以包括III-V晶片、硅材料或其他合适的材料或晶片。在一些实施例中，实施在Si基板42上生长III-V族材料(例如p掺杂层44和/或n型层46)。
p掺杂层44可以包括p掺杂InGaAs层，但是也可以采用其他的III-V材料。n掺杂层46可以包括n+掺杂InGaAs层，但是也可以采用其他的III-V族材料。源极/漏极(S/D)区46包括再生长III-V族材料，该再生长III-V族材料通过注入工艺或原位掺杂(in-situ doping)使图案化的掺杂区域外延而形成。
根据有用的实施例，II-VI族材料可以用于形成在S/D区46上的中间层48。中间层48是连接至S/D区46的接触66的一部分。特别是，中间层48可以采用n型材料，例如ZnO或其合金。ZnO可以被属类的归为具有匹配的功函数的III-V族材料。n型层48可以具有大约1eV或更小的带隙。
ZnO中的n掺杂的范围达到2原子百分比(例如～5x1021/cm3)。ZnO掺杂物可以包括Al、B、Ga、In等，其中优选Al:ZnO。ZnO可以通过下述工艺中的一种或多种来沉积或生长，外延、溅射、原子层沉积(ALD)以及金属有机化学气相沉积。ZnO优选的包括由ALD沉积的n+ZnO:Al。ALD工艺形成S/D区46以对包括层44的下层提供更少的表面损伤。
中间层48的n型材料(例如ZnO:Al)优选为晶体形式。这包括单晶结构，也可以包括多晶结构或其它晶体结构(微晶结构、纳米晶结构等)。然而，层48的AZO材料也可以包括非晶相。在一个实施例中，层48的ZnO是非晶，其更易于形成和处理。下层，例如n掺杂层46、p掺杂层44和基板42，也优选为晶体，但也可以包括其他相。
通过形成栅极电介质52，例如HfO2、Al2O3，或其它高介电常数材料和/或绝缘层，来进一步处理FET 40。随后形成栅极电极54。栅极电极54可以包括任何合适的高导电材料，例如Cu、Cr、Au、Ag等。可以在S/D区46形成之前，形成栅极电介质52和栅极导体54。在一个实施例中，栅极结构60(例如栅极电介质52、栅极导体54、间隔体55等)可以用于定位S/D区46(例如，作为移除层44的部分的蚀刻掩模和/或作为S/D区46的III-V族材料的沉积掩模)。
接触66形成在S/D区46上。接触66包括中间层48和例如铝的金属部分51。FET 40可以包括双层布置或三层布置的中间层48，例如ZnO和Al(和/或Al上的Au)等。金属层(例如Al)51可以设置在中间层48上，中间层48形成在S/D区46上。金属层51也可以包括形成在其上的高导电材料，例如Au或Pt。也可以设想其它的金属或金属的组合。
应当理解的是，在一个特别有用的实施例中，S/D区16(图1)的ZnO材料或者中间层48(图2)，优选的直接连接至Al金属以形成接触或接触的一部分。如将在下文所描述的，ZnO:Al和Al的界面提供了低接触电阻连接。
参考图3，图示了发明人采用的测试结构100，以论证根据一个实施例的Al-ZnO:Al接触所获得的接触电阻特性。该结构包括硅基板102，硅基板102具有由沉积在基板102上的SiO2形成的电介质层104。ZnO:Al的层106形成在电介质层104上，且接触108被图案化在ZnO:Al层106上。测量接触108之间的接触电阻。
绘制了接触108之间的电阻率(Ohm-cm2)和长度(微米)的曲线图150。曲线图示出了电阻率和长度之间的线性关系。
具有在n+InGaAs S/D区上的金属接触(例如Ti、Pd、Au或Ni)的常规III-V FET结构具有超过5x10-8Ohm-cm2的接触电阻(电阻率)。根据本构思，Al-ZnO:Al界面提供了小于大约1.3x10-9Ohm-cm2的接触电阻。这在小于5x10-9Ohm-cm2的期望的接触电阻(电阻率)的范围内。
应当理解的是，已使用晶体管结构对本构思进行了示例性的论证；然而该接触结构可以用于任何电子装置，包括二极管、激光器、无源元件(例如电感、电容、电阻)、结、太阳能电池等。本构思可以用于任何可以具有Al-ZnO接触结构的装置或部件，具有或不具有中间层。
参考图4，示出了根据示例性实施例的形成半导体装置的方法。在某些可替代的实施方式中，框中所指的功能可能不按照图中所指的顺序发生。例如，示出的两个连续的框可能实际上基本同时被执行，或者框可能有时以相反的顺序执行，这取决于所涉及的功能性。应当注意的是，框图和/或流程图的每个框，以及框图和/或流程图的中的框的组合，可以通过专用的基于硬件的系统来实施，该系统执行特定的功能，或者实行或执行专用的硬件和计算机指令。
在框202中，p掺杂层生长或形成在基板上，例如III-V基板、Si基板、Ge基板等上。p掺杂层优选包括III-V族材料。III-V族材料可以包括例如InP、InAs、AlAs、AlN、GaN、InN、AlP、GaP、InP、AlAs、GaAs、InAs等，或者三元化合物，例如InGaAs、AlGaAs等。
在框204中，n型层/材料生长或形成。在一个实施例中，在框206中，n型层包括掺杂的II-VI族材料，例如形成在p掺杂层上的ZnO或ITO。该形成可以包括采用ALD工艺、MOCVD、溅射、外延生长等。n型层形成有(或将被处理为具有)大约1x1021cm-3至大约5x1021cm-3之间的载流子浓度，优选大约3x1021cm-3的载流子浓度。这是由于材料和其形成处理。ALD是优选的，因为其对下层造成最少的表面损伤。
在另一个实施例中，在框208中，n型层包括掺杂的III-V族材料，例如形成在p掺杂层上的InGaAs。该形成可以包括采用ALD工艺、MOCVD、溅射、外延生长等。
在框210中，中间层形成在(框208的)n型层上且包括掺杂的II-VI族材料，例如形成在n型层上的ZnO或ITO。中间层还可以应用于在框206中形成的结构上，例如在II-VI族材料上。中间层的形成可以包括采用ALD工艺、MOCVD、溅射、外延生长等。中间层形成有(或将被处理为具有)大约1x1021cm-3至大约5x1021cm-3之间的载流子浓度，优选为大约3x1021cm-3的载流子浓度。这是由于材料和其形成处理。ALD是优选的，因为其对下层造成最少的表面损伤。中间层可以具有大约30nm至大约50nm的厚度，但是也可以设想更薄或更厚的尺寸。
在框212中，II-VI n型层和/或II-VI中间层可以被退火。这些层优选的包括掺铝ZnO。掺杂可能需要被激活以改善装置特性。例如，退火工艺可以包括快速热退火(RTA)，其温度在大约200摄氏度至大约600摄氏度之间，时间小于1分钟。在一个实施例中，RTA包括300摄氏度、大约30秒的退火。
在框214中，接触层或多个接触层直接形成在II-VI n型层上或II-VI中间层上。接触层可以包括形成在n型层上或II-VI中间层上的铝接触层。铝接触层可以是双层的一部分，具有沉积在其上的另一种金属或多种金属。接触层可以作为n型层或II-VI中间层的掺杂源。接触层可以通过任何合适的沉积工艺例如ALD、溅射、化学气相沉积等来形成。
在框216中，接触层被图案化以形成接触。可以使用掩模和蚀刻工艺同时图案化接触层(和/或中间层)。可替代的，可以使用镶嵌工艺或其它工艺来形成接触。
根据本构思形成的接触(具有或不具有中间层)提供了低电阻率，优选小于大约5x10-9Ohm-cm2，并且更优选的为小于大约1.3x10-9Ohm-cm2。
在框218中，可以执行进一步的处理以完成装置。装置可以包括晶体管、电感器、电阻器、电容器、太阳能电池等。进一步的处理可以包括形成栅极结构、金属化等。
已经描述了用于半导体装置的低电阻接触的优选实施例(其意在说明而非限制)，应当注意的是本领域技术人员根据上述教导可以做出修改和变型。因此应当理解的是，可以在所公开的特定的实施例中做出修改，其在由随附的权利要求所限定的本发明的范围内。因此已经描述了本发明的各方面，具有专利法所要求的细节和特殊性，专利证书所要求和希望保护的在所附的权利要求中阐述。
Claims (16)
1.一种半导体装置，包括：
基板；
直接形成在该基板上的p掺杂层，该p掺杂层包括掺杂的III-V族材料；
形成在该p掺杂层上或该p掺杂层中的n型材料，该n型材料包括Al掺杂ZnO；以及
包含铝部分和ZnO部分的接触，形成为与该n型材料的Al掺杂ZnO直接接触，以形成电子装置。
2.如权利要求1所述的半导体装置，其中铝接触具有小于5x10-9Ohm-cm2的电阻率。
3.如权利要求1所述的半导体装置，其中铝接触具有小于1.3x10-9Ohm-cm2的电阻率。
4.如权利要求1所述的半导体装置，其中该n型材料形成场效应晶体管的源极区和漏极区。
5.如权利要求1所述的半导体装置，其中该n型材料与该p掺杂层形成结。
6.一种半导体装置，包括：
基板；
直接形成在该基板上的p掺杂层，该p掺杂层包括掺杂的III-V族材料；
形成在该p掺杂层上或该p掺杂层中的n型材料，该n型材料包括Al掺杂ZnO；以及
形成在该n型材料上并与该n型材料的Al掺杂ZnO直接接触的接触，该接触包括由ZnO形成的中间层和形成为与该中间层的ZnO直接接触的铝部分，以形成电子装置。
7.如权利要求6所述的半导体装置，其中该中间层包括Al掺杂ZnO。
8.如权利要求6所述的半导体装置，其中该接触具有小于5x10-9Ohm-cm2的电阻率。
9.如权利要求6所述的半导体装置，其中该接触具有小于1.3x10-9Ohm-cm2的电阻率。
10.如权利要求6所述的半导体装置，其中该中间层和该铝部分被一起图案化以形成该接触。
11.如权利要求6所述的半导体装置，其中该n型材料形成场效应晶体管的源极区和漏极区。
12.如权利要求6所述的半导体装置，其中该n型材料与该p掺杂层形成结。
13.一种形成半导体装置的方法，包括：
在基板上直接形成包括掺杂的III-V族材料的p掺杂层；
在该p掺杂层上或该p掺杂层中形成n型材料，其中该n型材料包括Al掺杂ZnO；以及
在该n型材料上形成包含铝部分和ZnO部分的接触，该接触与该n型材料的Al掺杂ZnO直接接触，该接触包括ZnO和铝界面，以将接触电阻率减少至小于5x10-9Ohm-cm2。
14.如权利要求13所述的方法，其中形成该接触还包括沉积该ZnO部分、沉积该铝部分、以及同时图案化该ZnO部分和该铝部分。
15.如权利要求13所述的方法，其中该n型材料形成晶体管装置的源极区和漏极区。
16.如权利要求13所述的方法，其中该接触为电子装置提供电极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |