CN105977156B - 用于制造晶体管的方法 - Google Patents

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Abstract

提供了一种用于制造晶体管的方法。该方法包括在半导体衬底上布置堆叠，该堆叠包括牺牲层和绝缘层。绝缘层至少部分地布置在半导体衬底与牺牲层之间。凹槽形成在堆叠内，其中凹槽通过堆叠延伸到半导体衬底使得凹槽至少部分地与半导体衬底的集电极区的表面重叠。集电极区从半导体衬底的主表面延伸到衬底材料中。该方法还包括在集电极区处并且在凹槽中生成基极结构。基极结构接触并且覆盖牺牲层的凹槽内的集电极区。该方法还包括在基极结构处生成发射极结构，其中发射极结构接触并且至少部分地覆盖牺牲层的凹槽内的基极结构。

Description

用于制造晶体管的方法
技术领域
本发明的实施例涉及可以在晶体管制备中使用的方法。一些实施例涉及晶体管。另外的实施例涉及具有纯单晶体基极链路架构的完全自对准异质结双极器件。
背景技术
可能的是，制造不同种类的晶体管。晶体管可以使用不同技术来制造。一些晶体管可以制造为包括不同功能性的层的堆叠。其它晶体管可以在包括了包括不同功能性的不同区的平面中制造。晶体管的性能可能受到所使用的材料的纯度和/或缺陷的影响。此外，不同区关于彼此的相对位置可能影响晶体管的性能。
发明内容
提供一种方法，包括：
在半导体衬底上布置堆叠，该堆叠包括牺牲层和绝缘体层。绝缘体层至少部分地布置在半导体衬底与牺牲层之间。在堆叠内形成凹槽，其中凹槽通过堆叠延伸到半导体衬底，使得凹槽至少部分地与半导体衬底的集电极区的表面重叠。集电极区从半导体衬底的主表面延伸到衬底材料中。该方法还包括在集电极区处并且在凹槽中生成基极结构，其中基极结构接触并且覆盖牺牲层的凹槽内的集电极区。该方法还包括在基极结构处生成发射极结构，其中发射极结构接触并且至少部分地覆盖牺牲层的凹槽内的基极结构。该方法包括至少部分地移除牺牲层使得基极结构的横向表面区被暴露，并且通过将半导体材料外延地生长到基极结构的所暴露横向表面区来生成掺杂电极层，使得掺杂电极层连接基极结构的横向表面区。
另外的实施例提供一种晶体管，包括：半导体衬底，其包括从半导体衬底的主表面延伸到衬底材料中的集电极区。晶体管还包括沿着与半导体衬底的主表面的法线方向平行的厚度方向布置在集电极区处的基极结构，以及在从半导体衬底移开的基极结构处并且沿着厚度方向布置的发射极结构。晶体管还包括在基极结构的横向表面区处并且沿着与厚度方向垂直的横向方向布置的掺杂电极层。掺杂电极层和基极结构形成单晶连接。
在使用随附各图详细描述实施例之前，要指出的是，相同或功能性相等的元件在各图中被给予相同的参考标号并且省略针对提供有相同参考标号的元件的重复描述。
因而，针对具有相同参考标号的元件所提供的描述是相互可互换的。
附图说明
图1a图示了根据实施例的在用于制造晶体管的方法的步骤中布置的堆叠的示意性侧视图；
图1b示出根据实施例的图1a的步骤；
图2a示出根据实施例的在其期间已经生成基极结构的步骤之后的堆叠的示意性侧视图；
图2b示出根据实施例的图2a的步骤；
图3a示出根据实施例的在其期间生成发射极结构的步骤之后的示意性侧视图；
图3b示出根据实施例的图3a的步骤；
图4a示出根据实施例的在其期间移除牺牲层的步骤之后的堆叠的示意性侧视图；
图4b示出根据实施例的图4a的步骤；
图5a示出根据实施例的在其期间生成掺杂电极层的步骤之后所获得的晶体管的示意性侧视图；
图5b示出根据实施例的图5a的步骤；
图6示出根据实施例的STI蚀刻之后的堆叠和半导体衬底的示意性侧视图；
图7a示出根据实施例的在其期间移除分离区中的牺牲层的步骤之后的堆叠的示意性侧视图；
图7b示出根据实施例的图7a的步骤；
图8a示出根据实施例的在其期间重新布置牺牲层的步骤之后的堆叠的示意性侧视图；
图8b示出根据实施例的图8a的方法的步骤；
图9a示出根据实施例的在其期间生成集电极区的步骤之后的堆叠的示意性侧视图；
图9b示出根据实施例的图9a的步骤；
图10a示出根据实施例的在其期间生成间隔物结构的步骤之后的堆叠的示意性侧视图；
图10b示出根据实施例的图10a的步骤；
图11示出根据实施例的发射极结构的外延生长之后的堆叠的示意性侧视图；
图12a示出根据实施例的在其期间在发射极结构处布置绝缘体材料的步骤之后的堆叠的示意性侧视图；
图12b示出根据实施例的图12a的步骤；以及
图13示出根据实施例的包括移除牺牲层的步骤之后的堆叠的示意性侧视图。
具体实施方式
在下文中，将参照用于制造晶体管，特别是npn晶体管的方法。该方法还可以用于制造包括第一类型（例如n或p）的掺杂的其它晶体管和包括第二类型（例如p或n）的掺杂的材料。仅通过非限制性示例，这可以指的是pnp晶体管或者包括了在包括不同材料和/或不同程度掺杂的半导体区之间的异质结的其它晶体管，诸如，例如包括升高的源-漏区的金属氧化物半导体晶体管（MOS）。
将参照用于使用硅材料作为衬底材料或者沉积材料来制造晶体管的方法。在下文中描述的方法也可以指的是被用作衬底材料和/或所沉积的材料的其它半导体材料，诸如砷化镓。仅通过非限制性示例，作为用于对半导体材料掺杂的掺杂剂材料，可以使用碳材料和/或硼材料。
图1-5示意性图示了所提出的用于制造晶体管的方法的工艺流程示例。相应图的的部分a图示了（中间）产物的示意性侧视图，其中相应图的部分b图示了解释方法的流程图的部分。
图1a图示了在用于制造晶体管的方法的步骤110中布置或提供的堆叠10的示意性侧视图，在图1b中示出步骤110。
步骤110包括将堆叠10布置在半导体衬底16上，堆叠10包括牺牲层18和绝缘体层14。绝缘体层14至少部分地布置在半导体衬底16与牺牲层18之间。凹槽22形成在堆叠10内，凹槽22通过堆叠10延伸到半导体衬底16，使得凹槽22至少部分地与半导体衬底16的集电极区26的表面重叠。半导体衬底16的集电极区26从半导体衬底16的主表面24延伸到衬底材料中。
堆叠10可以包括可选的电极籽晶层12。以下描述指的是稍后可以允许增强的电极生长的电极籽晶层。然而，电极籽晶层12是可选的，即可以不布置它。当布置电极籽晶层12时，电极籽晶层可以布置在绝缘体层14与牺牲层18之间。电极籽晶层12可以包括例如非晶硅材料或多晶硅材料。
相对于半导体衬底的其它区而言，集电极区26可以例如形成为半导体衬底的掺杂区。例如，半导体衬底可以是硅材料。硅材料可以例如掺杂有碳材料使得可以在集电极区26中获得碳化硅（SiC）材料。半导体衬底16可以包括低掺杂，其可以例如在100的范围内。集电极区26可以包括掺杂，其可以例如在从1015到1019的范围内，其中（较）高掺杂可以允许较高频率，晶体管可以通过该频率进行切换。可替换地，（较）低掺杂，例如诸如1016，可以允许将增加的电压应用于晶体管。
集电极区26可以从主表面24延伸到衬底材料中，即延伸到半导体衬底16中。凹槽22至少部分地与集电极区26重叠，但是也可以完全重叠。因而，集电极区26在其与凹槽22重叠的部分处通过堆叠10并且通过凹槽22而暴露（即可处理）。
当布置电极籽晶层12时，牺牲层18将电极籽晶层12与凹槽22间隔开。电极籽晶层12可以被凹槽22中断，即包括多于一个部分或区，但是也可以包括平面延伸，其借助于凹槽22而包括凹口（孔洞），凹口被电极籽晶层12所围绕。因而，电极籽晶层12也可以一体地形成。牺牲层18通过距离28a和/或28b而将电极籽晶层12从凹槽22间隔开。当电极籽晶层12被形成为包括凹口的整体层时，距离28a和28b可以被理解为包括较大延伸（例如直径）的电极籽晶层12的凹口（当与凹口22相比时），不同延伸形成距离28a和28b。可替换地，距离28a和28b可以被理解为如下的距离：电极籽晶层12的相应部分通过该距离相对于凹槽22退步。距离28a和28b可以不同，但是也可以基本上相等以当操作后面的晶体管时获得较高对称程度以及因而高效率程度。
距离28a和28b可以为至少1纳米并且至多200纳米。根据另一实施例，距离28a和28b可以为至少3纳米并且至多150纳米。根据另外的实施例，距离28a和28b可以为至少5纳米并且至多100纳米。
半导体衬底16和/或堆叠10的不同层可以包括沿着厚度方向32的变化和/或不同的厚度。厚度可以被理解为堆叠10、其层或半导体衬底16的延伸。厚度方向32可以相对于半导体衬底16的表面法线34平行地或基本上平行地布置。作为非限制性示例，当参照半导体衬底16或堆叠10的横向方向44时，厚度方向32可以垂直布置（例如平行于高度方向）。横向方向可以平行于主表面24。
在绝缘体层14布置于牺牲层18（或电极籽晶层12）与硅衬底16之间的区处，绝缘体层14可以包括至少1纳米且至多200纳米、至少10纳米且至多150纳米或者至少50纳米且至多100纳米的厚度。例如，制造期间的目标可能是获得该区中的绝缘层14的厚度，其尽可能小，但是对于提供比应用到后面的晶体管的电压更高的击穿电压而言是充足的。优选地，当与基极结构36的厚度相比时，绝缘体层14的至少部分可以包括较低的厚度使得当移除牺牲层18时，基极结构36的横向表面区可以被暴露。包括比基极结构36低的厚度的绝缘层14还允许在基极结构36的层级（通过非限制性示例，水平层级）处沉积层。
绝缘体层14和牺牲层18可以包括例如氧化物材料，诸如氧化硅材料，或者（硅）氮化物材料。当彼此相比较时，牺牲层18和绝缘体层14在蚀刻期间可以包括不同的蚀刻性质。例如，绝缘体层可以包括氧化物材料并且牺牲层可以包括氮化物材料或者反之亦然。蚀刻可以通过不同工艺执行，诸如例如等离子体、湿法蚀刻或干法蚀刻。例如，在蚀刻工艺期间，牺牲层18可以被移除而同时基本上维持电极籽晶层12和/或绝缘体层14。
图2a示出在执行图2b中所描绘的步骤120之后的半导体衬底16处所布置的堆叠10的示意性侧视图。在步骤120中，在集电极区26处并且在凹槽22中生成基极结构36。基极结构36接触并且覆盖牺牲层18的凹槽22内的集电极区26。简单来说，在凹槽22与集电极区26重叠的地方，集电极区26可以被基极结构36所覆盖。基极结构36可以通过经由选择性外延在集电极区26处生长基极结构36并且通过生长诸如硅锗（SiGe）之类的（很可能p掺杂的）半导体材料来生成。掺杂剂可以例如是锗材料或碳材料。
由于凹槽22以及因此基极结构36通过牺牲层18与电极籽晶层12分离，所以基极结构36可以在没有电极籽晶层12的干扰的情况下生成（生长）。换言之，SiGe生长可以不受相邻多晶硅区（即电极籽晶层12）干扰。
基极结构36可以在凹槽22中广泛地沉积，即由凹槽22暴露的表面完全被覆盖。这允许工艺仅仅当获得沿着厚度方向32的基极结构36的期望厚度时停止。简单来说，基极结构36通过牺牲层18相对于集电极区26对准。沿着厚度方向32的基极结构36的厚度可以例如为至少10纳米并且至多200纳米，至少20纳米并且至多100纳米，或者至少40纳米并且至多50纳米。例如，基极结构36可以在单晶生长切换到多晶或非晶生长之前尽可能厚地生长。
集电极区26和凹槽22的（没有改变的）相对位置允许布置在凹槽中的组件以及因而基极结构相对于集电极区26的自对准。另外的定位步骤可能是不必要的。因而，借助于牺牲层18，基极结构36可以相对于集电极区26对准，即基极结构36的存在可以由凹槽22的位置限定。
图3a示出在执行用于制造晶体管的方法的步骤130（在图3b中图示的步骤130）之后所获得的堆叠10的示意性侧视图。步骤130包括在凹槽22中的基极结构36处生成发射极结构38。发射极结构38接触并且至少部分地覆盖牺牲层18的凹槽22内的基极结构36。例如，一个或多个间隔结构42可以生成或布置在基极结构36处，（一个或多个）间隔结构42部分地覆盖从半导体衬底16移开的基极结构36的主表面。主表面可以平行于主表面24。在基极结构36的主表面的剩余部分处，发射极结构38可以例如通过外延地生长发射极结构38来生成。发射极结构可以例如是n掺杂的硅材料。间隔结构42可以例如包括氧化硅材料或氮化硅材料。
发射极结构38的位置可以基于间隔结构42的配置来调整。在其中基极结构36保持未被间隔结构42（即部分地或完全地）覆盖的区处，可以获得发射极结构38的外延生长。间隔结构42沿着厚度方向32和/或沿着横向方向44的延伸可以至少部分地限定其中生长发射极结构38的凹槽22中的剩余体积。例如，间隔结构42可以是所谓的L间隔物，其允许发射极结构38沿着横向方向44的变化延伸。牺牲层18允许发射极结构38相对于基极结构36并且相对于集电极区26的自对准生长。
换言之，发射极借助于外延而沉积。发射极-基极链路（即基极结构36和发射极结构38之间的连接）可以是单晶体硅，而在其它地方，发射极生长可以是非晶或多晶的。也就是说，在增加发射极结构38沿着厚度方向32的厚度的情况下，发射极结构38在基极结构36处的初始单晶生长可以改变成非晶或多晶生长。
图4a示出在执行用于制造晶体管的方法的步骤140（在图4b中图示的步骤140）之后的堆叠10的示意性侧视图。
步骤140包括至少部分地移除牺牲层18使得基极结构36的一个或多个横向表面区46和（当布置电极籽晶层12时）电极籽晶层12的一个或多个表面区被暴露。简单来说，基极结构36的横向表面区可以被理解为面向电极籽晶层12的基极结构36的侧表面。基极结构36不接触电极籽晶层12。
牺牲层18可以不完全地移除使得在绝缘体层14处或者在电极籽晶层12处，可以存在牺牲层18的残余部分。可替换地，在电极籽晶层12与基极结构36之间，牺牲层18可以被完全移除。可替换地，在一些实施例中，在电极籽晶层12的层级处并且在其与基极结构36之间，可以布置（一个或多个）其它材料，诸如绝缘体层14的材料。
可以有利的是，在电极籽晶层12和基极结构36之间完全移除牺牲18，使得通过导体在基极结构36与电极籽晶层12二者之间所桥接的距离被减小或最小化。附加地，通过在基极结构36与电极籽晶层12之间完全移除牺牲层18，基极结构36处和/或籽晶层12处的接触区可以增大或最大化。
牺牲层18可以例如借助于干法或湿法蚀刻而移除。例如通过在蚀刻工艺之前沉积绝缘体材料或氧化物材料58（或至少部分地抵抗用于移除牺牲层18的工艺的另一材料），发射极结构38可以受保护以免受蚀刻工艺。氧化物材料可以包括例如形成间隔结构42的相同材料。简单来说，发射极结构38可以通过绝缘体材料、间隔物结构42和基极结构36来封装。在蚀刻工艺之后，绝缘体材料58可以至少部分地移除使得发射极结构38至少部分地暴露并且可以电气接触。在暴露发射极结构38之后，用于对它进行结构化的另外工艺可能是不必要的。
换言之，基极结构36和多晶硅成核层（电极籽晶层）的侧壁可以打开并且保留打开以用于另外的处理。
图5a示出在执行用于制造晶体管50的方法的步骤150（在图5b中示出的步骤150）之后所获得的晶体管50的示意性侧视图。步骤150包括通过将（掺杂）半导体材料外延地生长到基极结构36和电极籽晶层12的所暴露表面区来生成掺杂电极层52，使得掺杂电极层52连接之前打开的基极结构36的横向表面区和电极籽晶层12的表面区（当存在时）。掺杂电极层52的生长也可以是自对准的，因为基极结构36（以及当存在时，电极籽晶层12）的所暴露区可能影响或限定在其处执行生长的区。
在图5a中，已经移除图4a中所示出的牺牲层18的残余部分。因而，可以在从半导体衬底16移开的电极籽晶层12的主表面处并且在面向基极结构36的电极籽晶层12的侧壁或侧表面处获得外延生长。在电极籽晶层处，掺杂电极层52也可以是多晶或非晶的。
当基极结构36单晶生长时，掺杂电极层52的外延生长也可以在其连接到基极结构36的区处为单晶的。当与沿着之前由牺牲层限定的距离28a和28b布置电极籽晶层12的区处的对应厚度相比时，掺杂电极层52沿着厚度方向32的厚度可以更高。
通过生长掺杂硅材料来生长掺杂电极层52允许邻近于基极结构36的掺杂电极层52的掺杂。
当存在电极籽晶层12时，掺杂电极层52的生长可以增强，因为生长在基极结构36和电极籽晶层二者处开始以桥接它们。可替换地，掺杂电极层可以在没有电极籽晶层的情况下生长，很可能具有沿着横向距离44的较短延伸。掺杂电极层52可以例如通过生长半导体材料（诸如硅材料和/或砷化镓材料）来获得。例如，用于对半导体材料掺杂的掺杂剂可以是硼、锑、磷、砷或其它材料。
绝缘体层14可以在形成于半导体衬底16中的沟槽59处部分地移除以减小堆叠的厚度。包括电极籽晶层12和掺杂电极层52的一个或多个基极电极54可以通过绝缘体层的剩余部分14'a与半导体衬底16分离（绝缘）。布置在半导体衬底16的沟槽（凹口）处的绝缘体层的剩余部分14'b可以允许例如相对于邻近组件或区而分离晶体管50。简单来说，部分14'b可以允许所谓的浅沟槽隔离（STI）。
例如当通过沿着与厚度方向32相对的方向的蚀刻工艺而移除间隔结构42时，间隔结构42可以被移除，其中它的一个或多个部分42'可以保留在发射极结构38与基极结构36之间。
通过执行步骤110-150，可以获得部分或完全自对准的双极器件，诸如晶体管。自对准可以分别通过牺牲层、其中的凹槽而实现。
换言之，基极电极（掺杂电极层52）借助于选择性外延而沉积。电极可以是原位高度掺硼的半导体材料，例如硅或硅锗。基极链路处的生长，即横向表面区处的生长，是外延的。当电极籽晶层形成为多晶或非晶的时，沿着成核多晶硅层的电极横向延伸中的生长可以是多晶或非晶的。剩余氧化物层可以借助于可以与STI去垢蚀刻类似的凹槽干法蚀刻而移除。
通过执行以上步骤110-150，可以获得基极结构36与连接它的电极54之间的单晶体异质结。集电极区26、基极结构36与发射极结构38之间的二极管的连接可以借助于外延生长而获得并且因而可以是单晶的。这允许二极管的低欧姆电阻并且因而允许其低电容。基极结构36通过掺杂电极层52的单晶连接允许获得基极结构36的单晶连接。
附加地，掺杂电极层52可以邻近于基极结构36而（直接）掺杂，从而允许低欧姆电阻和低电容。
低电阻和电容使得晶体管50能够以高频率（其可以高于500千兆赫、700千兆赫或者甚至更多）进行操作。
尽管通过外延地生长基极结构36、发射极结构38和掺杂电极层52获得晶体管50，但是当与通过使用底切和/或二次蚀刻（sub-etching）工艺的常规方案所获得的晶体管相比时，这种表面上的高复杂性可以允许增加的性能。用于获得底切结构的二次蚀刻工艺在对准基极结构、发射极结构和/或基极结构的连接时可能具有缺点。通过利用如上所述的组件的自对准，可以避免由于二次蚀刻工艺期间的偏移或者变化的蚀刻速率所致的不准确性。
简单来说，掺杂电极层52的生长在沿着厚度方向32的电极籽晶层12处可以是多晶的。当没有布置电极籽晶层12时，电极54可以通过掺杂电极层52并且通过沿着方向44生长它而形成。当布置电极籽晶层12时，掺杂电极层52可以在基极结构36和电极籽晶层12之间桥接距离28a和/或28b。基极结构36可以包括沿着厚度方向32、比至少针对绝缘体层14的部分的绝缘体层14的厚度大的厚度。该部分可以指的是布置在半导体衬底16和掺杂电极层52之间的绝缘体层14的部分。
步骤110、120、130、140和150可以在没有温度退火的情况下执行。通过经由外延生长布置基极结构36、发射极结构38和掺杂电极层52，用于固化接触基极结构的材料的退火步骤可以是不必要的。例如，当作为电极连接基极结构36的硅材料将通过注入而掺杂时，退火步骤可能是必要的以固化（治愈）掺杂材料的晶体结构。对于克服掺杂剂间隙而言可以要求退火并且其可以导致锗再分布，这是由于可能导致非均匀生长的多晶硅接近的缘故。所述方法允许工艺的减小的热预算并且由此允许施加到晶体管50的减小的热应力。例如，集电极区26可以在生成基极结构36和发射极结构38之前退火，使得这种温度退火可以对稍后的生产工艺没有影响。
图6示出在半导体衬底16处布置的堆叠10和半导体衬底的示意性侧视图，因为其可以例如在STI蚀刻之后获得。所获得的沟槽59可以填充有绝缘体层14，其在半导体衬底16中的沟槽59的区处形成层屏障。绝缘体层14在沟槽之间的区中且当与沟槽的区中的绝缘体层14的对应厚度相比较时可以包括沿着厚度方向32的低厚度。
在绝缘体层14处并且在沟槽59之间，布置电极籽晶层12。在电极籽晶层12处，布置牺牲层18使得电极籽晶层12被牺牲层18和绝缘体层14覆盖。
换言之，图6示出堆叠10的STI蚀刻、填充和随后的化学/机械抛光的状态。在垫氮化物（牺牲层18）下方的薄未掺杂非晶或多晶硅层（电极籽晶层12）可以是重要特质。该层也可以是垫层。它可以在STI图案化期间然后与氮化物一起图案化并且仅要求精细的反应离子蚀刻（RIE）。因而，绝缘体层14可以布置在半导体衬底16处，接着是布置电极籽晶层12和牺牲层18。
图7a示出在执行图7b中所图示的步骤102之后的堆叠10的示意性侧视图。步骤102可以是用于制造晶体管的方法的步骤并且可以在步骤110之前执行。步骤102包括在超出（后面）凹槽22的区的分离区56中移除牺牲层18和电极籽晶层12。
分离区56可以被理解为发射极窗口并且可以通过常规光刻和干法蚀刻的组合而图案化到牺牲层18（例如垫氮化物块）中。成核多晶硅层（电极籽晶层12）被蚀刻穿。边缘化可以选择性停止在垫氧化物（绝缘体层14）上。
图8a示出在执行图8b中所示的步骤104之后的堆叠10的示意性侧视图。步骤104可以是用于制造晶体管的方法的步骤并且可以在步骤102之后执行。步骤104包括在分离区56中重新布置牺牲层18，使得形成凹槽22（即凹槽可以保留）并且使得电极籽晶层12通过重新布置的牺牲层18与凹槽22分离。简单来说，牺牲层18沿着距离28a和28b重新布置使得电极籽晶层12分别被牺牲层18被其重新布置的“鼻部”覆盖。
可替换地，当没有布置电极籽晶层12时，可以跳过重新布置牺牲层18，例如当在步骤102期间时，牺牲层18仅在凹槽22的区域中被移除。
换言之，可以将通常的氮化物间隔物流程应用到晶片以将发射极窗口修整到期望尺寸，即凹槽22的尺寸。发射极窗口可以修整到期望尺寸并且以隔离成核多晶硅的边缘与晶体管的集电极-基极结，即其中将稍后形成基极的凹槽22的集电极-基极结。
图9a示出在执行图9b中所图示的步骤106之后所获得的堆叠10和半导体衬底16的示意性侧视图。步骤106可以是用于制造晶体管的方法的部分并且可以在步骤102或104之后以及在步骤110之前执行。步骤106包括通过注入在半导体衬底16中生成集电极区26，其中注入可以被执行穿过绝缘体层14。换言之，SIC可以被穿过自然氮化物硬质掩模和/或氧化物而注入以获得n掺杂区。可替换地，氧化物可以在注入于凹槽22的区中之前移除。随后可以执行退火步骤。当在生成结构之前执行退火时，基极结构、发射极结构和掺杂电极层可以保持不受退火所生成的温度应力影响。在注入之前或之后，例如通过湿法蚀刻，可以在凹槽22的区中打开（移除）垫氧化物（绝缘体层14）。衬底表面可以被调节，即清洁和/或准备以用于外延生长。
图10a示出在执行图10b中所描绘的步骤122之后的堆叠10和半导体衬底16的示意性侧视图。步骤122可以例如在步骤120之后执行并且可以是用于制造晶体管的方法的部分。步骤122包括在基极结构36的主表面区处并且在生成发射极结构之前生成基极结构36处的间隔物结构42。发射极结构在没有被间隔物结构42覆盖的基极结构36的主表面区的部分处生成于凹槽22中。
换言之，发射极L间隔物通过常规方案产生。发射极结构38可以生长在通过凹槽22和间隔结构42而对准的基极结构36处。
图11示出很可能在凹槽22中外延生长发射极结构38'之后并且在步骤122之后的堆叠10和半导体衬底16的示意性侧视图。邻近于基极结构36，外延生长以及因而发射极-基极链路可以包括单晶体材料38's。在到基极结构36的距离处并且如通过第二阴影所指示的，发射极生长可以包括非晶或多晶结构38'p。当发射极结构38包括例如至多10nm、至多20nm或者至多30nm的低厚度时，发射极结构38可以排他性地或者基本上包括单晶结构。超出凹槽的发射极结构38'的材料可以随后被移除，很可能以获得图3a中所图示的堆叠。
换言之，不必要的发射极硅可以例如借助于干法蚀刻而凹入。然而，在发射极窗口内留下充足数量的材料以稍后保护良好的硅化物建筑。
图12a示出在已经执行图12b中所描绘的步骤132之后的半导体衬底16处所布置的堆叠10的示意性侧视图。步骤132可以是用于制造晶体管的方法的部分并且可以例如在步骤130之后执行。步骤132包括在发射极结构38处布置绝缘体材料58使得发射极结构38通过绝缘体材料58、间隔物结构42和基极结构36来封装。
换言之，发射极窗口中的腔体可以由氧化物有意地插塞。这可以通过要么经由粗糙CMP要么经由选择性干法蚀刻的沉积和随后凹入的组合来实现。
图13示出可以例如在执行步骤140之后并且在执行步骤150之前获得的半导体衬底16处所布置的堆叠10的示意性侧视图。掺杂电极层52布置在可选的电极籽晶层12处。发射极结构38仍然通过间隔物结构42和绝缘体材料58而封装。这可以允许防止掺杂电极层的材料在发射极结构38处生长附加结构。绝缘体材料58和/或间隔结构42可以至少部分地事后移除以用于使得能够接触发射极结构38。
本文描述的实施例可以用在切换器件中，尤其在高速切换器件中。这样的器件可以是但不限于为雷达器件，诸如短程雷达（SRR）或长程雷达（LRR），或者诸如在通信应用中生成在MM范围内的电磁波的其它器件。
换言之，实施例使得能够实现在实质上无缺陷的Si衬底顶部上并且在没有围绕的多晶硅的情况下的选择性SiGe基极外延。通过一些实施例使得能够实现高纯度、无缺陷的外延。由于多晶硅存在所致的锗重分布通过一些实施例而避免。实施例使得能够实现具有到基极的单晶连接而没有掺杂剂间隙的完全自对准的高度原位掺杂电极。相比于已知概念，一些实施例强有力地减小工艺复杂性。
实施例可以使用选择性CMP、湿法和干法蚀刻、选择性外延的组合以创建完全自对准的器件，其规避多个结构困难并且使用已经存在的工艺。实施例提供完全单晶体异质结器件，其并入单晶体高度掺杂的基极链路。用于快速电极延伸生长的埋入的成核层可以由一些实施例使用。当与已知概念相比时，实施例提供简化一体化方案。
以上所述实施例包括生长基极结构、发射极结构和掺杂电极层。期望的厚度可以经由外延生长通过在已经获得厚度之后停止工艺而获得。可替换地，较高的厚度可以被生长并且事后例如在蚀刻或抛光工艺期间减小，以获得特定表面状况。
尽管已经在设备的上下文中描述了一些方面，但是清楚的是，这些方面还表示对应方法的描述，其中块或器件对应于方法步骤或方法步骤的特征。类似地，在方法步骤的上下文中描述的方面也表示对应装置的对应块或项目或特征的描述。
以上描述的实施例仅仅说明本发明的原理。要理解到，本文描述的布置和细节的修改和变化将对于本领域其他技术人员显而易见。因此，其意图仅受随后专利权利要求书的范围限制并且不受作为本文实施例的描述和解释所呈现的具体细节限制。

Claims (24)

1.一种用于制造晶体管的方法，该方法包括：
在半导体衬底上布置堆叠，该堆叠包括牺牲层和绝缘体层；绝缘体层至少部分地布置在半导体衬底与牺牲层之间，其中凹槽形成在堆叠内，其中凹槽通过堆叠延伸到半导体衬底，使得凹槽至少部分地与半导体衬底的集电极区重叠，并且其中集电极区从半导体衬底的主表面延伸到衬底材料中；
在集电极区处并且在凹槽中生成基极结构，其中基极结构接触并且覆盖牺牲层的凹槽内的集电极区；
在基极结构处生成发射极结构，其中发射极结构接触并且至少部分地覆盖牺牲层的凹槽内的基极结构；
至少部分地移除牺牲层，使得基极结构的横向表面区被暴露；以及
通过将半导体材料外延地生长到基极结构的所暴露横向表面区来生成掺杂电极层，使得掺杂电极层连接基极结构的横向表面区。
2.根据权利要求1所述的方法，其中在生成掺杂电极层期间，掺杂电极层在与半导体衬底的表面法线垂直的横向方向上在基极结构处生长为单晶的。
3.根据权利要求1或2所述的方法，其中在生成基极结构期间，基极结构在凹槽中广泛地沉积，使得基极结构相对于集电极区并且相对于凹槽对准。
4.根据权利要求1或2所述的方法，还包括：
在基极结构处并且在基极结构的主表面区处的凹槽中并且在生成发射极结构之前，生成间隔物结构；
其中在基极结构的主表面区的没有被间隔物结构覆盖的部分处的凹槽中生成发射极结构。
5.根据权利要求4所述的方法，还包括：
在发射极结构处布置绝缘体材料，使得发射极结构通过绝缘体材料、间隔物结构和基极结构来封装。
6.根据权利要求1或2所述的方法，其中堆叠还包括布置在绝缘体层与牺牲层之间的电极籽晶层，其中绝缘体层布置在半导体衬底与电极籽晶层之间，并且其中牺牲层将电极籽晶层与凹槽间隔开；
其中在移除牺牲层期间，电极籽晶层的表面区被暴露；并且
其中在生成掺杂电极层期间，将半导体材料生长到电极籽晶层的所暴露表面区，使得掺杂电极层连接基极结构的所暴露横向表面区和电极籽晶层的表面区。
7.根据权利要求6所述的方法，其中在生成掺杂电极层期间，掺杂电极层沿着与主表面的法线的方向平行的厚度方向在电极籽晶层处生长为非晶或多晶的。
8.根据权利要求1或2所述的方法，其中布置堆叠包括：
提供半导体衬底；
在半导体衬底处布置所述绝缘体层；
在绝缘体层处布置电极籽晶层；
在电极籽晶层处布置牺牲层；
在超出凹槽的区的分离区中移除牺牲层和电极籽晶层；以及
在分离区中重新布置牺牲层，使得形成凹槽并且使得电极籽晶层通过重新布置的牺牲层而与凹槽分离。
9.根据权利要求8所述的方法，其中在布置电极籽晶层期间，电极籽晶层通过在绝缘体层处沉积非晶硅材料或多晶硅材料来布置。
10.根据权利要求8所述的方法，其中在移除电极籽晶层期间，电极籽晶层被移除，使得获得至少5nm且至多100nm的在凹槽与电极籽晶层之间的距离。
11.根据权利要求1或2所述的方法，其中布置堆叠包括：
在凹槽中并且在半导体衬底中通过注入生成集电极区，其中注入被执行穿过绝缘体层。
12.根据权利要求1或2所述的方法，其中布置堆叠还包括通过在绝缘体层处或者在电极籽晶层处沉积氮化硅材料来布置牺牲层。
13.根据权利要求1或2所述的方法，其中布置堆叠还包括：布置绝缘体层，使得获得沿着与半导体衬底的主表面的法线的方向平行的厚度方向的至少15nm且至多200nm的绝缘体层的厚度。
14.根据权利要求1或2所述的方法，其中在生成基极结构期间，基极结构生长为使得获得沿着与半导体衬底的主表面的法线的方向平行的厚度方向的至少40nm且至多50nm的基极结构的厚度。
15.根据权利要求1或2所述的方法，其中在生成掺杂电极层期间，掺杂电极层通过使用硅材料和硼材料外延地生长而生成。
16.根据权利要求1或2所述的方法，其中生成掺杂电极层在没有温度退火的情况下执行。
17.一种晶体管，包括：
半导体衬底，包括从半导体衬底的主表面延伸到衬底材料中的集电极区；
基极结构，沿着与半导体衬底的主表面的法线的方向平行的厚度方向布置在集电极区处；
发射极结构，在从半导体衬底移开的基极结构处且沿着厚度方向布置；
掺杂电极层，在基极结构的横向表面区处并且沿着与厚度方向垂直的横向方向布置；
其中掺杂电极层和基极结构形成单晶连接；
其中掺杂电极层通过绝缘体层与半导体衬底分离；且
其中布置在半导体衬底和掺杂电极层之间的电极籽晶层与基极结构之间的距离为至少5nm且至多100nm。
18.根据权利要求17所述的晶体管，其中掺杂电极层在其邻近于基极结构的区中掺杂。
19.根据权利要求17或18所述的晶体管，其中掺杂电极层包括硼掺杂的硅材料。
20.根据权利要求17-18中的一项所述的晶体管，其中掺杂电极层在邻近于基极结构的区处为单晶的并且在与基极结构间隔开的区处为非晶或多晶的。
21.根据权利要求17-18中的一项所述的晶体管，其中基极结构包括硅材料以及下列中的至少一个：锗材料、硼材料和碳材料。
22.根据权利要求17-18中的一项所述的晶体管，其中基极结构包括沿着厚度方向的厚度，所述厚度大于至少针对绝缘体层的布置在半导体衬底与掺杂电极层之间的部分的、所述绝缘体层的厚度。
23.根据权利要求17-18中的一项所述的晶体管，其中基极结构包括至少30nm且至多60nm的沿着厚度方向的厚度。
24.根据权利要求17-18中的一项所述的晶体管，其中所述绝缘体层包括至少15nm且至多200nm的沿着厚度方向的厚度。
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* Cited by examiner, † Cited by third party
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DE102016210792B4 (de) * 2016-06-16 2020-10-08 Infineon Technologies Dresden Gmbh Verfahren zum Herstellen eines Bipolartransistors
DE102019205346A1 (de) * 2019-04-12 2020-10-15 Robert Bosch Gmbh Sensoreinrichtung und Verfahren zum Herstellen einer Sensoreinrichtung
US11355581B2 (en) 2019-08-19 2022-06-07 Stmicroelectronics (Crolles 2) Sas Device comprising a transistor
US11276752B2 (en) 2019-08-19 2022-03-15 Stmicroelectronics (Crolles 2) Sas Method for forming a device comprising a bipolar transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686250B1 (en) * 2002-11-20 2004-02-03 Maxim Integrated Products, Inc. Method of forming self-aligned bipolar transistor
US7087940B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Structure and method of forming bipolar transistor having a self-aligned raised extrinsic base using self-aligned etch stop layer
CN103545357A (zh) * 2010-09-02 2014-01-29 台湾积体电路制造股份有限公司 双极性晶体管

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10302625B4 (de) * 2003-01-23 2005-09-29 Infineon Technologies Ag Bipolartransistor und Verfahren zum Herstellen desselben
DE102009001552A1 (de) * 2008-12-12 2010-06-17 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Bipolartransistor mit selbstjustiertem Emitterkontakt
FR2989514A1 (fr) * 2012-04-11 2013-10-18 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire
US8999804B2 (en) * 2013-05-06 2015-04-07 International Business Machines Corporation Methods for fabricating a bipolar junction transistor with self-aligned terminals
US9312369B2 (en) * 2014-06-04 2016-04-12 Infineon Technologies Dresden Gmbh Bipolar transistor structure and a method of manufacturing a bipolar transistor structure
DE102014113989B4 (de) * 2014-09-26 2020-06-04 Infineon Technologies Ag Verfahren zur Herstellung eines Bipolartransistors
DE102015204411B4 (de) 2015-03-11 2020-11-05 Infineon Technologies Dresden Gmbh Transistor und Verfahren zur Herstellung eines Transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686250B1 (en) * 2002-11-20 2004-02-03 Maxim Integrated Products, Inc. Method of forming self-aligned bipolar transistor
US7087940B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Structure and method of forming bipolar transistor having a self-aligned raised extrinsic base using self-aligned etch stop layer
CN103545357A (zh) * 2010-09-02 2014-01-29 台湾积体电路制造股份有限公司 双极性晶体管

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