CN105917338A - 用于系统级功率分配网络的电压依赖性管芯rc建模 - Google Patents

Abstract

本文描述了用于确定电路的电压依赖性电容的技术。在一个实施例中，一种用于确定电路的电压依赖性电容(310)的方法包括在多个电压中的每个电压处测量该电路的参数、以及针对每个电压通过将该电路的电阻器‑电容器(RC)模型拟合到在该电压处测得的该电路的参数来确定该电路在该电压处的电容。

Description

用于系统级功率分配网络的电压依赖性管芯RC建模

背景

领域

本公开的诸方面一般涉及功率分配网络，尤其涉及用于功率分配网络的电压依赖性管芯RC建模。

背景技术

功率分配网络(PDN)可被用于从电源(例如，电池)向管芯上的各种电路分配功率。为了节省功率，PDN可采用功率选通，其中PDN在电路不活跃时将该电路与电源断开连接以防止自该电路的功率泄漏。随着电路维度缩小到深纳米范围，功率泄漏显著增加。因此，为了减少功耗并延长移动设备的电池寿命，功率选通正变得日益重要。

概述

以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或更多个实施例的一些概念以作为稍后给出的更加具体的说明之序。

根据一方面，本文描述了一种用于确定电路的电压依赖性电容的方法。该方法包括在多个电压中的每个电压处测量该电路的参数、以及针对每个电压通过将该电路的电阻器-电容器(RC)模型拟合到在该电压处测得的该电路的参数来确定该电路在该电压处的电容。

第二方面涉及一种包括电路和功率开关的系统。该功率开关被配置成在该电路处于活跃状态时将该电路连接至电源，并且在该电路处于非活跃状态时将该电路与该电源断开连接，其中该功率开关具有可变电阻。该系统进一步包括开关控制电路，其被配置成随着该电路从非活跃状态上电至活跃状态而通过在第一时间区间期间以第一速率减小该功率开关的电阻、以及在紧随第一时间区间之后的第二时间区间期间以第二速率减小该功率开关的电阻来控制该功率开关的电阻，其中第一速率大于第二速率，并且第一时间区间与第二时间区间之间的边界对应于该电路的电压大致达到该电路中的晶体管的阈值电压的时间。

第三方面涉及一种用于在包括电路以及耦合在该电路与电源之间的功率开关的系统中进行功率选通的方法。该方法包括在该电路将从非活跃状态被唤醒时导通该功率开关。导通该功率开关包括在第一时间区间期间以第一速率减小该功率开关的电阻、以及在紧随第一时间区间之后的第二时间区间期间以第二速率减小该功率开关的电阻，其中第一速率大于第二速率，并且第一时间区间与第二时间区间之间的边界对应于该电路的电压大致达到该电路中的晶体管的阈值电压的时间。

第四方面涉及一种用于在包括电路以及耦合在该电路与电源之间的功率开关的系统中进行功率选通的装备。该装备包括用于在该电路将从非活跃状态被唤醒时导通该功率开关的装置。用于导通该功率开关的装置包括用于在第一时间区间期间以第一速率减小该功率开关的电阻的装置、以及用于在紧随第一时间区间之后的第二时间区间期间以第二速率减小该功率开关的电阻的装置，其中第一速率大于第二速率，并且第一时间区间与第二时间区间之间的边界对应于该电路的电压大致达到该电路中的晶体管的阈值电压的时间。

为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。

附图简述

图1示出了用于向上游电路和下游电路分配功率的功率分配网络(PDN)的示例。

图2示出了具有如由PDN所见的电压依赖性电容的反相器的示例。

图3是作为电压的函数示出反相器的电容的示例的标绘。

图4示出了根据本公开的一实施例的用于确定器件的电压依赖性电容和电阻的测试设置。

图5示出了根据本公开的一实施例的并联电阻器-电容器(RC)模型的示例。

图6A和6B示出了根据本公开的一实施例的用于针对两种不同输入状态确定反相器的电压依赖性电容的配置。

图7是示出根据本公开的一实施例的反相器针对两种不同输入状态的电压依赖性电容的标绘。

图8示出了根据本公开的一实施例的双输入与非门。

图9是示出根据本公开的一实施例的双输入与非门针对四种不同输入状态的电压依赖性电容的标绘。

图10示出了根据本公开的一实施例的双输入或非门。

图11是示出根据本公开的一实施例的双输入或非门针对四种不同输入状态的电压依赖性电容的标绘。

图12示出了根据本公开的一实施例的用于确定下游电路的电压依赖性电容的方法。

图13示出了根据本公开的一实施例的用于通过测量耦合至下游电路的PDN的冲激响应来确定该下游电路的电压依赖性电容的测试设置。

图14示出了根据本公开的另一实施例的用于确定下游电路的电压依赖性电容的方法。

图15示出了根据本公开的一实施例的功率开关的电阻分布。

图16示出了根据本公开的一实施例的功率开关。

图17示出了根据本公开的另一实施例的功率开关。

图18A和18B示出了根据本公开的一实施例的用于功率选通的方法。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。

图1示出了用于从DC电源110向上游电路115和下游电路120分配功率的功率分配网络(PDN)的示例。图1中的电感器L和电阻器R分别建模电源110与电路115和120之间的面板和封装互连的电感和电阻。上游电路115和下游电路120可位于同一管芯上。

PDN可采用功率选通以节省功率。就此，PDN包括用于将下游电路120选择性地连接到电源110的功率开关130。当下游电路120活跃时，功率管理电路(未示出)将功率开关130导通以向下游电路120供电。当下游电路120不活跃时，功率管理电路将功率开关130关断以使电源110与下游电路120断开连接。这会在下游电路120不活跃时降低功耗。

期望功率开关130在下游电路120活跃时具有非常低的电阻以使跨功率开关130的IR(电流(I)乘以电阻(R))压降最小化。然而，这可能在下游电路120首次被唤醒时导致上游电路115处的电源电压的较大跌落(droop)。该较大电压跌落是由下游电路120中的电容器引起的，这些电容器在下游电路120首次从非活跃状态被唤醒时(在功率开关130首次闭合时)几乎没有电荷。结果，当上游电路115和下游电路120初始通过功率开关130连接时，大量电荷从上游电路115中的电容器快速地流向下游电路120中的电容器，从而使得上游电路115处的电源电压跌落。由于电源110与电路115和120之间的电感器L，PDN不能足够快地作出反应以防止该较大电压跌落。

电压跌落的大小是下游电路120的电容的函数。下游电路120的电容越大，电压跌落就越大。对于具有零导通电阻的理想功率开关130，电压跌落可由下式近似：

$Droop=(1-\frac{C_{up}}{C_{up}+C_{down}})\·100\%---\left(1\right),$

其中C_up是上游电路115的电容，并且C_down是下游电路120的电容。由于式(1)假定具有零导通电阻的理想开关而实际开关具有一定量的导通电阻，因此式(1)预测了比实际电压跌落更大的电压跌落。然而，对于具有非常低的导通电阻的开关，式(1)提供了对电压跌落的良好近似。如从式(1)可见，当下游电路120的电容相对于上游电路115的电容而言较大时，电压跌落可能很大。例如，当C_up和C_down近似相等时，电压跌落约为50％，这在大多数情形中是不可接受的。

较大电压跌落是不期望的，因为其可能导致上游电路115中的逻辑发生故障。较大电压跌落还可能导致上游电路115中的传播延迟增大，这可能导致上游电路115中的定时问题。因此，为了确保上游电路115恰当地起作用，将电压跌落保持在可接受的限制(例如，5％)内是重要的。

一种将电压跌落保持在可接受的限制内的办法是使用可变电阻功率开关来实现功率开关130。当下游电路120首次被唤醒时，功率开关130具有相对较高的电阻以限制从上游电路115到下游电路120的电荷传输速率，并且因此减少电压跌落。功率开关130的电阻随时间减小，从而提供了时间供来自电源110的电荷通过电感器L使下游电路120上电。当下游电路120的电源轨处的电压稳定到接近标称电源电压的电压时，此开关的电阻变低。

可变电阻功率开关130可使用并联耦合的多个开关(例如，晶体管开关)来实现。当下游电路120被唤醒时，这些开关可在一段时间上被导通，其中功率开关130的电阻随着更多开关导通而减小。在一个示例中，这些开关可包括一个或多个弱开关(高电阻开关)以及一个或多个强开关(低电阻开关)。弱开关可具有比强开关的电阻高10-20倍的电阻。在此示例中，弱开关可首先导通以防止较大电压跌落，而强开关可在下游电路120的电源轨处的电压稳定到接近标称电源电压的电压时导通。

由此，当下游电路120首次被唤醒时，可调整功率开关130的电阻以防止上游电路115处的较大电压跌落。上游电路115处的电压跌落大小与下游电路120的苏醒时间之间存在折衷。增大功率开关130的初始电阻以增加苏醒时间为代价来减少电压跌落。因此，为了设计使电压跌落和苏醒时间两者最优化的功率开关130，准确地建模下游电路120的电容是重要的。

常规建模技术将下游电路120的电容建模为固定电容，从而忽略了电容的电压依赖性。这种过于简化的模型可导致在功率开关130首次导通时对下游电路120的电容的较大高估，并且由此导致对电压跌落的较大高估。这可藉由以下示例来解释。

图2示出了包括由P型场效应晶体管(PFET)210和N型场效应晶体管(NFET)220形成的反相器的下游电路120的示例。电路120还包括第一电容器C1、第二电容器C2、和第三电容器C3。在此示例中，第一电容器C1表示PEFT 210的固有电容(例如，PFET 210的N阱电容)，第二电容C2表示连接至该反相器的输出的导线的寄生电容，并且第三电容C3表示NEFT 220的固有电容(例如，NFET 220的漏体电容)。图2中的电阻器R1表示该导线的电阻。尽管为了便于解说而在图2中示出了一个反相器，但是应领会，下游电路120可包括许多反相器和/或其他逻辑器件。

当下游电路120在非活跃状态中与电源110断开连接时，下游电路120中的电容器由于漏泄电流而被放电，并且下游电路120的电源轨222处的电压约为零伏特。假定PFET 210和NFET 220的栅极被驱动为低，当功率开关130初始导通以使下游电路120上电时，PFET 210初始关断。这是因为PFET 210的源栅电压初始远低于PFET 210的绝对阈值电压V_th。结果，第二电容器C2和第三电容器C3初始与PDN隔离，并且由此不对PDN初始所见的下游电路120的电容作出贡献。

随着电源轨222处的电压上升，PFET 210导通。这在PFET 210的源极与漏极之间创建了沟道，由此打开了PDN与第二和第三电容器C2和C3之间的路径。由此，随着电源轨222处的电压上升，PDN从第二和第三电容器C2和C3看到更多电容。结果，PDN所见的下游电路120的电容增大。

这在图3中解说，其作为电源轨222处的电压的函数示出了如由PDN所见的下游电路120的电容310。当功率开关130首次导通时，电源轨222处的电压约为零伏特，并且电容310为C_初始，其包括第一电容器C1的电容。随着电压上升，PFET 210导通，从而打开PDN与第二和第三电容器C2和C3之间的路径。结果，PDN所见的电容310随电压增大而增大。当电压达到PFET210的绝对阈值电压V_th时，PFET 210完全导通，并且PDN所见的电容310接近C_最终，其为下游电路120完全上电时下游电路120的电容。

应领会，第二电容器C2的电容自身不一定是电压依赖性的。在此示例中，如由PDN所见的第二电容器C2的电容是电压依赖的，因为PDN与第二电容器C2之间通过PFET 210的路径(并且由此PDN看到第二电容器C2的电容的能力)是电压依赖性的。这对于第三电容器C3同样成立。

将领会，除了图3中的示例中所示的电容器以外，其他电容器也可对下游电路120的电压依赖性电容作出贡献。还将领会，图3中的示例仅解说了其中下游电路120的电容可以是电压依赖性的许多方式中的一种方式。一般而言，如由PDN所见的下游电路120的电容随电压增大而增大。这是因为下游电路120内的晶体管随电压增大而导通，从而使得这些晶体管打开PDN与下游电路120内的晶体管之间的路径。

在以上示例中，常规建模技术简单地将下游电路120的电容建模为约等于C_最终的固定电容。这由图3中的虚线320表示。因此，在此示例中，常规建模技术极大地高估了PDN初始所见的电容，这导致对电压跌落的较大高估。

由此，常规建模技术可能在功率开关130初始导通时极大地高估PDN所见的电容。这使得电路设计者高估电压跌落，并且因此为功率开关130确定比停留在电压跌落限制内所需的电阻大得多的初始电阻。这具有不必要地延长下游电路120的苏醒时间的不期望效应。

本公开的诸实施例提供用于对下游电路的电压依赖性电容进行建模的技术，由此与将下游电路120的电容建模为固定电容的建模技术相比，允许电路设计者更好地优化功率开关的电阻。本公开的诸实施例还提供了用于对下游电路的电压依赖性电阻进行建模的技术。

在一个实施例中，通过将下游电路120的电压依赖性RC电路模型拟合到使用例如计算机仿真器(例如，具有集成电路增强(SPICE)仿真器的仿真程序)所获得的下游电路120的测得阻抗来估计下游电路120的电压依赖性电容和电阻。如本文所使用的，术语“测量”可指在对设备的计算机仿真上执行的测量或物理设备的测量。

在此实施例中，在可跨越零伏特到PDN的电源电压之间的任一处的电压范围的多个不同DC电压中的每个DC电压处测量下游电路120的阻抗。对于每个DC电压，下游电路120的RC模型被拟合到在该DC电压处所测得的阻抗以确定下游电路120在该DC电压处的电容和电阻。由此，在该多个不同DC电压中的每个DC电压处确定下游电路120的电容和电阻，藉此表征下游电路120的电容和电阻在这些DC电压的电压范围上的电压依赖性。

以下图4示出了用于使用例如计算机仿真器来测量下游电路120的阻抗的示例性测试设置，其中下游电路120被当作非线性被测试设备(DUT)410。DUT 410由DC电压源420来进行DC偏置，并且由一频率范围(例如，0到100MHz)上的小AC电压源430(例如，微伏振幅)来激励。DC电压源420可被顺序地设置成多个不同DC电压中的每个DC电压，其中在每个DC电压处在该频率范围上测量DUT 410的阻抗，如以下进一步讨论的。

在此示例中，计算机仿真器在每个DC电压处在该频率范围上测量DUT410的S参数。随后使用下式将每个DC电压处的S参数转换成阻抗：

$Z=\frac{Z_P(S_{11}+1)}{1-S_{11}}---\left(2\right),$

其中，S₁₁是输入端口电压系数，Z是输入阻抗，并且Z_P是非线性器件模型的特征阻抗。由此，计算机仿真器提供在每个DC电压处在该频率范围上对DUT 410的阻抗Z的测量。

对于每个DC电压，DUT 410的RC电路模型被拟合到在该DC电压处所测得的DUT 410的阻抗Z以确定DUT 410在该DC电压处的电阻和电容。就此，图5示出了可使用的并联RC电路模型510的示例。RC模型510包括与电压依赖性电阻器R(V)并联的电压依赖性电容器C(V)，并且具有单个极点。当DUT 410具有在感兴趣频率范围内的主极点时，并联RC模型510工作良好，并且因此可被准确地建模为并联RC电路。在每个DC电压处，RC模型610的阻抗在拉普拉斯域中由下式给出：

$Z=\frac{R}{l+sCR}---\left(3\right),$

其中s＝j2πf且表示拉普拉斯域中的复角频率，R是在该DC电压处的电阻，并且C是在该DC电压处的电容。

现在将根据一个实施例来描述一种用于使用在特定DC电压处测得的DUT 410的阻抗Z来确定DUT 410在该DC电压处的电容和电阻的方法以及RC模型。

DUT 410在该DC电压处的电阻等于在该DC电压以及频率零处所测得的DUT 410的阻抗Z。这是因为当频率为零时，该RC模型的阻抗等于电阻。在此情形中，DUT 410的电阻可由Z|_s＝0表示。

随后可通过基于下式找出在感兴趣频率范围上使该DC电压处的测得阻抗与该RC模型的阻抗之间的误差最小化的最优电容C_opt来估计DUT 410在该DC电压处的电容：

$C_{opt}=\arg \underset{c}{\min }|Z_{meas}\left(s\right)-\frac{Z{|}_{s=0}}{1+sCZ{|}_{s=0}}|---\left(4\right),$

其中Z_meas(s)表示作为频率函数的在该DC电压处测得的阻抗，表示作为频率函数的该RC模型的阻抗，并且Z|_s＝0表示该RC模型在该DC电压处的电阻(如以上所讨论的)。上式确定了在该频率范围上使该DC电压处测得的阻抗与该RC模型的阻抗之间的误差最小化的最优电容C_opt。该误差可使用梯度下降算法或其他类型的算法来最小化。最优电容C_opt提供对DUT 410在该DC电压处的电容的估计。

可针对该多个DC电压中的每个DC电压重复以上描述的方法以确定DUT410在每个DC电压处的电阻和电容，并且由此表征DUT 410的电阻和电容在这些DC电压的电压范围上的电压依赖性。

DUT 410在特定DC电压处的电阻和电容还可使用直接极点拟合方法来确定。在此实施例中，DUT在该DC电压处的测得阻抗可被输入到极点拟合算法，其将所测得的阻抗转换成以下单极点方程：

$Z=\frac{C^{\′}}{s+A^{\′}}---\left(5\right),$

其中s＝j2πf且在拉普拉斯域中表示复角频率，并且C’和A’是该单极点方程的值。式(3)中给出的RC模型的阻抗Z可重写为：

$Z=\frac{1/C}{s+l/\left(CR\right)}---\left(6\right),$

从而该RC模型的阻抗Z对应于极点方程(5)。DUT 410在该DC电压处的电阻和电容由下式确定：

和

$R=\frac{C^{\′}}{A^{\′}}---\left(8\right).$

可针对该多个DC电压中的每个DC电压重复以上描述的极点拟合方法以确定DUT 410在每个DC电压处的电阻和电容，并且由此表征DUT 410的电阻和电容在这些DC电压的电压范围上的电压依赖性。

以上根据本公开的诸实施例描述的建模技术可被用于对不同类型的逻辑器件(包括反相器、与非门、或非门以及其他逻辑器件)的电压依赖性电容进行建模。

就此，图6A示出了其中可使用以上描述的任何一种建模技术在反相器605的输入被驱动为低的情况下确定反相器605的电压依赖性电容的示例。在此示例中，PFET 610和NFET 620的栅极经由电阻630耦合至接地。电阻器630可具有的电阻等于或大于将在下游电路中将反相器605的输入驱动为低的驱动器的电阻。反相器605的电压依赖性电容随后可通过执行以上描述的建模技术之一来确定，其中反相器605充当DUT 410。

图6B示出了其中可使用以上描述的任何一种建模技术在反相器605的输入被驱动为高的情况下确定反相器605的电压依赖性电容的另一示例。在此示例中，PFET 610和NFET 620的栅极经由电阻640耦合至电源轨622。结果，反相器605的输入处的电压随着电源轨622处的电压增大而增大。电阻器640可具有的电阻等于或大于将在下游电路中将反相器605的输入驱动为高的驱动器的电阻。反相器605的电压依赖性电容随后可通过执行以上描述的建模技术之一来确定，其中反相器605充当DUT 410。

由此，反相器605的电压依赖性电容可针对以下两种不同输入逻辑状态来表征：其中反相器605的输入被驱动为低的输入逻辑状态(逻辑0)以及其中反相器605的输入被驱动为高的另一种输入逻辑状态(逻辑1)。图7是示出针对两种输入逻辑状态的反相器605电压依赖性电容的示例的标绘。如图7所示，一旦达到PFET 610的绝对阈值电压(例如，500mV)，反相器605针对输入逻辑状态0的电容就急剧增大，并且一旦达到NFET 620的阈值电压(例如，450mV)，反相器605针对输入逻辑状态1的电容就急剧增大。当电压接近标称电源电压时，针对两种状态的电容保持大致恒定。

当下游电路120首次从非活跃状态被唤醒时，下游电路120的输入通常被设置成预定值。结果，下游电路120中的每个节点在上电时的状态是已知的，并且因此反相器605的输入逻辑状态是已知的。这允许电路设计者为反相器605选择恰适的电压依赖性电容模型来确定功率开关130的初始电阻，如以下进一步讨论的。

在以上示例中，反相器605针对这两种不同状态的电压依赖性电容是在不具有耦合至反相器605的输出的寄生导线电容性负载的情况下确定的。然而将领会，以上描述的任何一种建模技术也可在具有耦合至反相器605的输出的寄生导线电容性负载的反相器605上执行以计及寄生导线电容的效应。

如以上所讨论的，以上描述的建模技术也可被用于对与非(NAND)门以及或非(NOR)门的电压依赖性电容进行建模。就此，图8示出了包括两个PFET 812和815以及两个NFET 820和825的双输入与非门810的示例。在此示例中，与非门810具有以下四种不同输入逻辑状态：其中输入830和832两者均被驱动为低的输入逻辑状态(逻辑00)，其中输入830和832两者均被驱动为高的输入逻辑状态(逻辑11)，以及其中输入830和832被相反地驱动的两种输入逻辑状态(逻辑01和10)。可通过将输入经由电阻器耦合至接地来将该输入驱动为低，并且可通过将输入经由电阻器耦合至电源轨822来将该输入驱动为高。

可针对这四种输入逻辑状态中的每种输入逻辑状态在与非门810上执行以上描述的任何一种建模技术以确定与非门810针对每种状态的电压依赖性电容。图9是示出与非门810针对四种不同输入逻辑状态的电压依赖性电容的示例的标绘。

图10示出了包括两个PFET 1012和1015以及两个NFET 1020和1025的双输入或非门1010的示例。在此示例中，或非门1010具有以下四种不同输入逻辑状态：其中输入1030和1032两者均被驱动为低的输入逻辑状态(逻辑00)，其中输入1030和1032两者均被驱动为高的输入逻辑状态(逻辑11)，以及其中输入1030和1032被相反地驱动的两种输入逻辑状态(逻辑01和10)。可通过将输入经由电阻器耦合至接地来将该输入驱动为低，并且可通过将输入经由电阻器耦合至电源轨1022来将该输入驱动为高。

可针对这四种输入逻辑状态中的每种输入逻辑状态在或非门1010上执行以上描述的任何一种建模技术以确定与非门1010针对每种状态的电压依赖性电容。图11是示出或非门1010针对四种不同输入逻辑状态的电压依赖性电容的示例的标绘。

由此，以上描述的建模技术可被用于确定下游电路120中的各种逻辑器件(包括反相器、与非门、以及或非门)的电压依赖性电容。反相器、与非门以及或非门形成可用于实现下游电路中的各种逻辑功能的通用逻辑集。

在一个实施例中，多个逻辑器件的电压依赖性电容可被分开确定并加总在一起以确定包括该多个逻辑器件的下游电路120的电压依赖性电容。这是可能的，因为本公开的诸实施例使用并联RC电路模型来建模每个逻辑器件。结果，这些逻辑器件的电压依赖性电容是并联的，并且因此可被加总。对于每个器件，在下游电路120首次上电时该器件的输入逻辑状态被确定，并且该器件针对所确定的输入逻辑状态的电压依赖性电容被用于确定该下游电路的电压依赖性电容。由此，此实施例提供了一种用于确定包括许多逻辑器件的系统的电压依赖性电容的计算高效方法。

在另一实施例中，包括多个逻辑器件的电路的电压依赖性电容可通过在整个下游电路上执行以上描述的任何一种建模技术来确定。在此实施例中，每个逻辑器件的输入逻辑状态被设置为该电路首次上电时该器件的输入逻辑状态。

图12示出了根据本公开的一实施例的用于确定电路的电压依赖性电容的方法1200。在步骤1210中，在多个不同电压中的每个电压处测量该电路的参数。例如，可在每个电压处测量该电路在一频率范围上的阻抗。在步骤1220中，对于每个电压，通过将该电路的RC模型拟合到在该电压处测得的该电路的参数来确定该电路在该电压处的电容。例如，对于每个电压，该电路的RC模型可被拟合到在该电压处测得的该电路的阻抗。

在另一实施例中，通过测量耦合至该下游电路的PDN的冲激响应来估计下游电路120的电压依赖性电容。就此，图13示出了其中下游电路120通过PDN的电阻器R和电感器L由DC电源来偏置的示例性测试设置。在图13中，下游电路120被描绘为电压依赖性RC电路。在此实施例中，DC电源将多个不同DC电压施加到该下游电路。在每个DC电压处，测试设备用冲激信号I_冲激来激励PDN，并且测量结果所得的冲激响应。随后可使用下式针对每个DC电压来估计下游电路120的电容：

$C=\frac{1}{{\mathrm{L\ω}}_0^2}---\left(9\right),$

其中ω₀是在该DC电压处所测得的冲激响应的谐振频率，L是该PDN的电感，并且C是下游电路120在该DC电压处的电容。该谐振频率可通过对所测得的冲激响应取傅立叶变换来确定。

图14示出了用于确定下游电路120在特定DC电压处的电容的方法1400，其中下游电路120耦合至PDN。在步骤1410中，将该PDN偏置在该DC电压处。在步骤1420中，激励PDN谐振。这可通过用冲激信号激励该PDN来进行。在步骤1430中，测量该PDN的冲激响应。在步骤1440中，基于所测得的冲激响应来计算谐振频率。在步骤1450中，基于该谐振频率来计算下游电路120在该DC电压处的电容。例如，可使用式(9)来计算该电容。可针对多个不同DC电压中的每个DC电压重复方法1400以确定下游电路120在该多个DC电压中的每个DC电压处的电容，并且因此表征下游电路120的电压依赖性电容。

由此，根据本公开的诸实施例的建模方法建模下游电路的电压依赖性电容。这允许电路设计者更准确地确定在下游电路120首次被唤醒时下游电路120的电容，并且因此更好地优化功率开关130以减少苏醒时间同时仍将上游电路115处的电压跌落保持在特定电压跌落限制(例如，5％)内。例如，与常规建模技术相比，根据本公开的诸实施例的建模技术确定在功率开关130首次被导通时如由PDN所见的下游电路120的电容更低。使用此知识，可使功率开关130的初始电阻更低以减少苏醒时间，同时仍将电压跌落保持在电压跌落限制(例如，5％)内。

就此，图15示出了可使用根据本公开的诸实施例的建模技术来确定的功率开关130的电阻分布1510的示例。在此实施例中，电阻分布1510将功率开关130的电阻表示为时间的函数。电阻分布1510可被划分成第一时间区间T1、第二时间区间T2、和第三时间区间T3。

第一时间区间T1在功率开关130首次被导通以使下游电路120上电的时间开始。在第一时间区间期间，功率开关130的电阻以相对较快的速率1520减小。例如，对于给定的电压跌落限制(例如，5％)，功率开关130的电阻可以比原本使用常规建模技术所确定的速率快得多的速率减小。这是因为本公开的诸实施例准确地确定了在该功率开关首次被导通时如由PDN所见的下游电路120的电容更低，并且因此功率开关130的电阻能以更快的速率减小同时仍保持在电压跌落限制内。如以上所讨论的，与该功率开关已被导通足够长以使下游电路120的电源轨达到下游电路120中的晶体管被导通的电压时相比，在功率开关130首次被导通时下游电路120的电容更低。

第一时间区间T1可在下游电路120的电源轨达到大致等于该下游电路内的晶体管的阈值电压的电压的时间结束。如以上所讨论的，如由PDN所见的该下游电路的电容随着下游电路120内的晶体管导通并打开至该下游电路内的电容器的路径而增大。这些晶体管的阈值电压可指这些晶体管的绝对阈值电压的平均值。

在第二时间区间T2期间，功率开关130的电阻以与第一时间区间T1相比较低的速率1530减小。例如，功率开关130的电阻可以按50％或更慢的速率减小。这是因为与第一时间区间T1相比，如由PDN所见的该下游电路的电容在第二时间区间T2期间更高。例如，在第二时间区间T2的大部分或全部时间期间，在下游电路120的电源轨处的电压可在该下游电路内的晶体管的阈值电压以上，在这种情形中，这些晶体管被导通。结果，如由PDN所见的该下游电路的电容可在第二时间区间T2的大部分或全部时间期间接近其最终值。

第二时间区间T2可在下游电路120的电源轨处的电压稳定到接近标称电源电压的电压的时间结束。例如，第二时间区间T2可在下游电路120与标称电源电压之间的电压差大致等于或小于电压跌落限制时结束。

在第三时间区间T3期间，功率开关130的电阻可以与第二时间区间T2和第一时间区间T1相比更快的速率1540减小。这是因为电压跌落被限于下游电路120与标称电源电压之间的电压差。由此，当该电压差较小时，即使是功率开关130的电阻的较大下降也只导致较小电压跌落。

图16示出了根据本公开的一实施例的用于实现图15所示的电阻分布1510的功率开关1605的示例。功率开关1605包括第一开关电路1610、第二开关电路1630、和第三开关1650。

第一开关电路1610实现对应于第一时间区间T1的电阻分布1510部分，并且包括第一组开关1615-1到1615-6和第一组延迟元件1612-1到1612-5。尽管为了便于解说而在图16中示出了六个开关，但是将领会，第一组开关1615-1到1615-6可包括更多开关(例如，数百或数千个开关)。开关1615-1到1615-6中的每个开关耦合在上游电路115与下游电路120之间。将领会，图16并非按比例绘制，并且为了便于解说而关于上游电路115和下游电路120夸大了这些开关的尺寸。在图16所示的示例中，开关1615-1到1615-6中的每个开关是用PFET来实现的。延迟元件1612-1到1612-5被串联耦合，其中每个延迟元件1612-1到1612-5的输出被耦合至开关1615-1到1615-6中的一个开关的栅极。

当功率开关1605要被导通以使下游电路120上电时，功率管理电路1606向第一组延迟元件1612-1到1612-5输入信号1608以开始导通第一组开关1615-1到1615-6。随着该信号传播通过第一组延迟元件1612-1到1612-5，延迟元件1612-1到1612-5顺序地导通开关1615-1到1615-6。毗邻开关导通之间的延迟大致等于这些毗邻开关之间的延迟元件的延迟。例如，开关1615-1和1615-2导通之间的延迟大致等于延迟元件1612-1的延迟。尽管为了便于解说而在图16的示例中示出了每次导通一个开关，但是将领会，每次可导通多个开关(例如，当第一开关电路1610包括数百或数千个开关时)。

第二开关电路1630实现对应于第二时间区间T2的电阻分布1510部分，并且包括第二组开关1635-1到1635-6和第二组延迟元件1632-1到1632-5。尽管为了便于解说而在图16中示出了六个开关，但是将领会，第二组开关1635-1到1635-6可包括更多开关(例如，数百或数千个开关)。还将领会，第一和第二组开关可具有不同数目的开关。开关1635-1到1635-6中的每个开关耦合在上游电路115与下游电路120之间。在图16所示的示例中，开关1635-1到1635-6中的每个开关是用PFET来实现的。延迟元件1632-1到1632-5被串联耦合，其中每个延迟元件1632-1到1632-5的输出被耦合至开关1635-1到1635-6中的一个开关的栅极。

在第一组开关1615-1到1615-6被导通之后，信号1628被输入到第二组延迟元件1632-1到1632-5以开始导通第二组开关1635-1到1635-6。信号1628可以是由第一组开关1612-1到1612-5输出的信号的经延迟版本。例如，由第一组延迟元件1612-1到1612-5输出的信号可在被延迟元件1620延迟之后被输入到第二组延迟元件1632-1到1632-5。替换地，由第一组延迟元件1612-1到1612-5输出的信号可被输入回到功率管理电路1606作为第一组开关1615-1到1615-6已被导通的确认，并且功率管理电路1606可在一定时延迟之后启动信号1628以开始导通第二组开关1635-1到1635-6。随着信号1628传播通过第二组延迟元件1632-1到1632-5，延迟元件1632-1到1632-5顺序地导通开关1635-1到1635-6。

第三开关1650实现对应于第三时间区间T3的电阻分布1510部分。第三开关1650耦合在上游电路115与下游电路120之间。第三开关1650可使用一个或多个强开关(低电阻开关)来实现，其中每个强开关可具有比第一和第二组开关中的每个开关低得多的电阻(即，高得多的电导率)。

在第二组开关1635-1到1635-6被导通之后，信号1658被输入到第三开关1650以导通第三开关1650。信号1658可以是由第二组延迟元件1632-1到1632-5输出的信号的经延迟版本。例如，由第二组延迟元件1632-1到1632-5输出的信号可在被延迟元件1640延迟之后被输入到第三开关1650。替换地，由第二组延迟元件1632-1到1632-5输出的信号可被输入回到功率管理电路1606作为第二组开关1635-1到1635-6已被导通的确认，并且功率管理电路1606可在一定时延迟之后启动信号1658以导通第三开关1650。对于其中第三开关1650包括多个强开关的示例，这些强开关可在大致相同的时间被导通或者这些强开关可使用一组延迟元件来顺序地导通。

由此，功率开关1605具有可变电阻，其中功率开关1605在给定时间的电阻取决于在该给定时间被导通的开关1615-1到1615-6、1635-1到1635-6、和1650。该电阻在所有这些开关被导通时最低。延迟元件1612-1到1612-5、1620、1632-1到1632-5、和1640在上电期间控制用于导通开关1615-1到1615-6、1635-1到1635-6、和1650的定时序列，并且因此在上电期间控制功率开关1605的电阻。由此，延迟元件1612-1到1612-5、1620、1632-1到1632-5、和1640可形成开关控制电路，其被配置成在上电期间控制功率开关1605的电阻。

如以上所讨论的，功率开关130的电阻在第一时间区间T1期间以与第二时间区间T2相比更快的速率减小。这可根据本公开的各种实施例使用图16中的功率开关1605来实现。

在一个实施例中，第一组开关1615-1和1615-6中的每个开关的电阻可低于第二组开关1635-1到1635-6中的每个开关的电阻。结果，当第一组开关1615-1到1615-6中的开关之一导通时，功率开关1605的电阻比第二组开关1635-1到1635-6中的开关之一导通时降低更大的量。

在另一实施例中，第一组延迟元件1612-1到1612-5中的每个延迟元件的延迟可短于第二组延迟元件1632-1到1632-5中的每个延迟元件的延迟。这导致第一组开关1615-1到1615-6中的开关以与第二组开关1635-1到1635-6中的开关相比更快的速率导通，并且因此以更快的速率减小功率开关1605的电阻。在此实施例中，第一组开关1615-1到1615-6中的每个开关可具有与第二组开关1635-1到1635-6中的每个开关大致相同的电阻。

在另一实施例中，每次可以并行地导通第一组开关1615-1到1615-6中的两个或更多个开关，其示例在图17中示出。在此示例中，第一开关电路1710包括一组延迟元件1712-1到1712-2，其中每个延迟元件的输出并行地导通这些开关中的两个开关。通过在第一时间区间T1期间每次并行地导通这些开关中的两个或更多个开关，功率开关1705的电阻在第一时间区间T1期间以更快的速率减小。在此实施例中，第一组开关1615-1到1615-6中的每个开关可具有与第二组开关1635-1到1635-6中的每个开关大致相同的电阻。

将领会，还可每次并行地导通第二组开关1635-1到1635-6中的两个或更多个开关。在此情形中，与第二组开关1635-1到1635-6相比，可每次导通第一组开关1615-1到1615-6中更大数目的开关。例如，与第二组开关1635-1到1635-6相比，可每次导通第一组开关1615-1到1615-6中两倍数量的开关。

将领会，以上讨论的诸实施例中的任何两个或更多个实施例可组合使用以使功率开关的电阻在第一时间区间T1期间以与第二时间区间T2相比更快的速率减小。例如，第一组开关1615-1到1615-6中的开关既可具有比第二组开关1635-1到1635-6中的开关更低的电阻又以更快的速率导通。

尽管为了便于解说而在图15中将电阻分布1510示为分段线性的，但是将领会，电阻分布1510不限于此示例。例如，功率开关130的电阻不必在这些时间区间中的一个时间区间内以均匀速率减小。在此示例中，功率开关130的电阻在一时间区间期间减小的速率可由该电阻减小的平均速率给出，其可被表达为：

$r_{avg}=\frac{\mathrm{\Δ}R}{\mathrm{\Δ}T}---\left(10\right),$

其中r_avg是该电阻在该时间区间期间减小的平均速率，ΔR是跨该时间区间的电阻下降且ΔT是该时间区间的历时。对于第一时间区间T1，电阻下降ΔR可由第一时间区间T1期间的第一开关导通之后该功率开关的电阻与第一时间区间T1期间的最后一个开关导通之后该功率开关的电阻之间的差值给出。可以这样做以使得功率开关130的关断电阻不被包括在该计算中。

对于第二时间区间T2，电阻下降ΔR可由第二区间T2期间的第一开关导通之后该功率开关的电阻与第二时间区间T2期间的最后一个开关导通之后该功率开关的电阻之间的差值给出。替换地，对于第二时间区间T2，电阻下降ΔR可由第一时间区间T1期间的最后一个开关导通之后该功率开关的电阻与第二时间区间T2期间的最后一个开关导通之后该功率开关的电阻之间的差值给出。

对于第三时间区间T3，电阻下降ΔR可由第三时间区间T3期间的第一开关导通之后该功率开关的电阻与第三时间区间T3期间的最后一个开关导通之后该功率开关的电阻之间的差值给出。替换地，对于第三时间区间T3，电阻下降ΔR可由第二时间区间T2期间的最后一个开关导通之后该功率开关的电阻与第三时间区间T3期间的最后一个开关导通之后该功率开关的电阻之间的差值给出。

如以上所讨论的，第一和第二时间区间T1和T2之间的边界可对应于下游电路120的电压大致等于下游电路120中的晶体管的阈值电压的时间。一般而言，该边界可对应于该电压为该阈值电压的某个百分比(例如，该阈值电压的70％或更多、该阈值电压的80％或更多、或者该阈值电压的90％或更多)的时间。

如以上所讨论的，第二和第三时间区间T2和T3之间的边界可对应于下游电路120的电压稳定到接近标称电源电压的电压的时间。一般而言，该边界可对应于该电压为该标称电源电压的某个百分比(例如，该标称电源电压的90％或更多)的时间。

图18A和18B示出了根据本公开的一实施例的用于在系统中进行功率选通的方法1800。该系统包括电路(例如，下游电路120)以及耦合在该电路与电源之间的功率开关(例如，功率开关130)。

在步骤1810中，该功率开关在该电路将从非活跃状态被唤醒时导通，如图18A所示。步骤1810进一步包括图18B中示出的步骤1810A和1810B。在步骤1810A中，该功率开关的电阻在第一时间区间期间以第一速率减小。在步骤1810B中，该功率开关的电阻在紧随第一时间区间之后的第二时间区间期间以第二速率减小，其中第一速率大于第二速率，并且第一和第二时间区间之间的边界对应于该电路的电压大致达到该电路中的晶体管的阈值电压的时间。如以上所讨论的，这些晶体管的阈值电压可指这些晶体管的绝对阈值电压的平均值。

本领域技术人员将领会，本文描述的电路可使用各种晶体管类型来实现，并且因此不限于附图中所示的特定晶体管类型。例如，可以使用各种晶体管类型，诸如双极结型晶体管、结型场效应晶体管、或任何其他晶体管类型。本领域技术人员还将领会，本文所描述的电路可以用各种IC工艺技术来制造，诸如CMOS、双极结型晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等。

本领域技术人员还将领会，本文描述的方法(例如，一种用于对电路的电压依赖性电容进行建模的方法)可被实施在存储在计算机可读介质上的计算机程序(例如，软件)中，其中该计算机程序包括能由处理器(例如，通用处理器)执行以执行该方法的代码(指令)。计算机可读介质可包括RAM存储器、闪存、硬盘、可移动盘、CD-ROM或其他光盘存储、或者本领域中已知的任何其他形式的计算机可读介质。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (29)

1.一种用于确定电路的电压依赖性电容的方法，包括：

在多个电压中的每个电压处测量所述电路的参数；以及

对于每个电压，通过将所述电路的电阻器-电容器(RC)模型拟合到在所述电压处测得的所述电路的参数来确定所述电路在所述电压处的电容。

2.如权利要求1所述的方法，其特征在于，所述电路在每个电压处的所述参数包括所述电路在所述电压处的阻抗。

3.如权利要求2所述的方法，其特征在于，确定所述电路在每个电压处的电容包括确定使在所述电压处测得的所述电路的阻抗与所述RC模型的阻抗之间的误差最小化的电容。

4.如权利要求2所述的方法，其特征在于，测量所述电路在每个电压处的参数包括：

在所述电压处测量所述电路的S参数；以及

将所述电路在所述电压处的S参数转换成所述电路在所述电压处的阻抗。

5.如权利要求1所述的方法，其特征在于，确定所述电路在每个电压处的电容包括：

将在所述电压处测得的参数转换成极点方程；以及

将所述RC模型的极点拟合到所述极点方程。

6.一种系统，包括：

电路；以及

功率开关，其被配置成在所述电路处于活跃状态时将所述电路连接至电源，并且在所述电路处于非活跃状态时将所述电路与所述电源断开连接，其中所述功率开关具有可变电阻；以及

开关控制电路，其被配置成随着所述电路从所述非活跃状态上电至所述活跃状态而通过在第一时间区间期间以第一速率减小所述功率开关的电阻、以及在紧随所述第一时间区间之后的第二时间区间期间以第二速率减小所述功率开关的电阻来控制所述功率电路的电阻，其中所述第一速率大于所述第二速率，并且所述第一时间区间与所述第二时间区间之间的边界对应于所述电路的电压大致达到所述电路中的晶体管的阈值电压的时间。

7.如权利要求6所述的系统，其特征在于，所述第一速率是所述第二速率的至少两倍。

8.如权利要求6所述的系统，其特征在于，所述开关控制电路被配置成在所述第二时间区间之后的第三时间区间期间以第三速率减小所述功率开关的电阻，并且所述第三速率大于所述第一速率和所述第二速率。

9.如权利要求8所述的系统，其特征在于，所述第二时间区间与所述第三时间区间之间的边界对应于所述电路的电压等于或大于所述电源的标称电源电压的90％的时间。

10.如权利要求6所述的系统，其特征在于，所述功率开关包括第一多个开关和第二多个开关，并且所述开关控制电路被配置成在所述第一时间区间期间导通所述第一多个开关，并且在所述第二时间区间期间导通所述第二多个开关。

11.如权利要求10所述的系统，其特征在于，所述第一多个开关是以比所述第二多个开关更快的速率导通的。

12.如权利要求10所述的系统，其特征在于，所述第一多个开关中的至少两个开关是被并行导通的。

13.如权利要求10所述的系统，其特征在于，所述第一多个开关中的每个开关具有比所述第二多个开关中的每个开关更低的电阻。

14.一种用于在包括电路以及耦合在所述电路与电源之间的功率开关的系统中进行功率选通的方法，所述方法包括：

在所述电路将从非活跃状态被唤醒时导通所述功率开关，其中导通所述功率开关包括：

在第一时间区间期间以第一速率减小所述功率开关的电阻；以及

在紧随所述第一时间区间之后的第二时间区间期间以第二速率减小所述功率开关的电阻，其中所述第一速率大于所述第二速率，并且所述第一时间区间与所述第二时间区间之间的边界对应于所述电路的电压大致达到所述电路中的晶体管的阈值电压的时间。

15.如权利要求14所述的方法，其特征在于，所述第一速率是所述第二速率的至少两倍。

16.如权利要求14所述的方法，其特征在于，进一步包括在所述第二时间区间之后的第三时间区间期间以第三速率减小所述功率开关的电阻，其中所述第三速率大于所述第一速率和所述第二速率。

17.如权利要求16所述的方法，其特征在于，所述第二时间区间与所述第三时间区间之间的边界对应于所述电路的电压等于或大于所述电源的标称电源电压的90％的时间。

18.如权利要求14所述的方法，其特征在于，所述功率开关包括第一多个开关和第二多个开关，并且所述方法进一步包括：

在所述第一时间区间期间导通所述第一多个开关；以及

在所述第二时间区间期间导通所述第二多个开关。

19.如权利要求18所述的方法，其特征在于，所述第一多个开关是以比所述第二多个开关更快的速率导通的。

20.如权利要求18所述的方法，其特征在于，所述第一多个开关中的至少两个开关是被并行导通的。

21.如权利要求18所述的方法，其特征在于，所述第一多个开关中的每个开关具有比所述第二多个开关中的每个开关更低的电阻。

22.一种用于在包括电路以及耦合在所述电路与电源之间的功率开关的系统中进行功率选通的装备，所述装备包括：

用于在所述电路将从非活跃状态被唤醒时导通所述功率开关的装置，其中所述用于导通所述功率开关的装置包括：

用于在第一时间区间期间以第一速率减小所述功率开关的电阻的装置；以及

用于在紧随所述第一时间区间之后的第二时间区间期间以第二速率减小所述功率开关的电阻的装置，其中所述第一速率大于所述第二速率，并且所述第一时间区间与所述第二时间区间之间的边界对应于所述电路的电压大致达到所述电路中的晶体管的阈值电压的时间。

23.如权利要求22所述的装备，其特征在于，所述第一速率是所述第二速率的至少两倍。

24.如权利要求22所述的装备，其特征在于，进一步包括用于在所述第二时间区间之后的第三时间区间期间以第三速率减小所述功率开关的电阻的装置，其中所述第三速率大于所述第一速率和所述第二速率。

25.如权利要求24所述的装备，其特征在于，所述第二时间区间与所述第三时间区间之间的边界对应于所述电路的电压等于或大于所述电源的标称电源电压的90％的时间。

26.如权利要求22所述的装备，其特征在于，所述功率开关包括第一多个开关和第二多个开关，并且所述装备进一步包括：

用于在所述第一时间区间期间导通所述第一多个开关的装置；以及

用于在所述第二时间区间期间导通所述第二多个开关的装置。

27.如权利要求26所述的装备，其特征在于，所述第一多个开关是以比所述第二多个开关更快的速率导通的。

28.如权利要求26所述的装备，其特征在于，所述第一多个开关中的至少两个开关是被并行导通的。

29.如权利要求26所述的装备，其特征在于，所述第一多个开关中的每个开关具有比所述第二多个开关中的每个开关更低的电阻。