CN105914160B - 一种改善超薄堆栈器件之键合工艺缺陷的方法 - Google Patents

一种改善超薄堆栈器件之键合工艺缺陷的方法 Download PDF

Info

Publication number
CN105914160B
CN105914160B CN201610212950.XA CN201610212950A CN105914160B CN 105914160 B CN105914160 B CN 105914160B CN 201610212950 A CN201610212950 A CN 201610212950A CN 105914160 B CN105914160 B CN 105914160B
Authority
CN
China
Prior art keywords
ultra
bonding technology
storehouse device
improving
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610212950.XA
Other languages
English (en)
Other versions
CN105914160A (zh
Inventor
毛晓明
张磊
余仁旭
姬峰
陈昊瑜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201610212950.XA priority Critical patent/CN105914160B/zh
Publication of CN105914160A publication Critical patent/CN105914160A/zh
Application granted granted Critical
Publication of CN105914160B publication Critical patent/CN105914160B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

一种改善超薄堆栈器件之键合工艺缺陷的方法，包括：执行步骤S1：提供具有第一金属测试图形的硅基衬底，并在所述硅基衬底上形成各功能膜层；执行步骤S2：对具有各功能膜层之硅基衬底进行至少包括金属铝刻蚀的超薄堆栈器件之各制备工艺，且所述测试图形位于所述金属铝刻蚀图形之范围内。本发明通过改变所述测试图形之大小、形状及连接方式，使得所述测试图形位于所述金属铝刻蚀图形之范围内，便可有效避免所述测试图形在金属铝刻蚀的同时被损伤，改善键合工艺缺陷。

Description

一种改善超薄堆栈器件之键合工艺缺陷的方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种改善超薄堆栈器件之键合工艺缺陷的方法。
背景技术
CMOS图像传感器(CMOS Image Sensor Device,CIS)诞生于20世纪70年代，之后随着超大规模集成技术的飞速发展，CMOS图像传感器工艺也不断提高，并以其成本小、功耗低、集成度高等优点逐步取代电荷耦合成像器件CCD(Charge Coupled Device,CCD)成为主流。同时，超薄堆栈(Ultra Thin Stack,UTS)工艺作为CMOS图像传感器产品的高新技术，亦受到国内外各先进图像芯片设计公司的大力追捧。
较传统的CMOS芯片，超薄堆栈工艺可以大幅度缩小芯片面积，并同时获得更高像素，更优的图像处理能力。另一方面，超薄堆栈工艺实现了像素与逻辑电路部分的分离，进而使得工艺灵活性大大提高。
但是，相比传统的CMOS芯片，像素和逻辑电路硅片的键合作为超薄堆栈工艺的一道新增工序，却会为超薄堆栈器件的制备带来一定的品质风险。例如，对于无浅沟道隔离槽的像素晶圆，其测试图形区域在后续键合工艺的金属铝刻蚀过程中，由于没有浅沟道隔离氧化层的阻挡，势必导致第一层铜金属测试图形区域损伤，并产生剥离缺陷(PeelingDefect)。
寻求一种操作简单，并可有效改善超薄堆栈器件之键合工艺缺陷的方法已成为本领域技术人员亟待解决的技术问题之一。
故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种改善超薄堆栈器件之键合工艺缺陷的方法。
发明内容
本发明是针对现有技术中，对于传统无浅沟道隔离槽的像素晶圆，其测试图形区域在后续键合工艺的金属铝刻蚀时，由于没有浅沟道隔离氧化层的阻挡，势必导致第一层铜金属测试图形区域损伤，并产生剥离缺陷(Peeling Defect)提供一种改善超薄堆栈器件之键合工艺缺陷的方法。
为实现本发明之目的，本发明提供一种改善超薄堆栈器件之键合工艺缺陷的方法，所述改善超薄堆栈器件之键合工艺缺陷的方法，包括：
执行步骤S1：提供具有第一金属测试图形的硅基衬底，并在所述硅基衬底上形成各功能膜层；
执行步骤S2：对具有各功能膜层之硅基衬底进行至少包括金属铝刻蚀的超薄堆栈器件之各制备工艺，且所述测试图形位于所述金属铝刻蚀图形之范围内。
可选地，所述金属铝刻蚀图形范围内之测试图形的大小根据测试需要进行设置。
可选地，所述超薄堆栈器件无浅沟道隔离槽。
可选地，所述测试图形之大小小于所述金属铝刻蚀图形之大小。
可选地，所述测试图形之形状小于所述金属铝刻蚀图形之形状。
可选地，所述测试图形及其金属连线均位于所述金属铝刻蚀图形范围内。
可选地，所述金属连线通过设置在所述金属铝刻蚀图形内之过孔与第二金属连接。
可选地，所述功能膜层包括第一金属层、层间电介质层、硅膜层、等离子加强氧化物层。
可选地，所述第一金属层为金属铜层。
可选地，所述超薄堆栈器件之制备工艺包括切割道图形刻蚀、图形开口刻蚀、金属铝淀积、金属铝刻蚀图形刻蚀。
综上所述，本发明改善超薄堆栈器件之键合工艺缺陷的方法通过改变所述测试图形之大小、形状及连接方式，使得所述测试图形位于所述金属铝刻蚀图形之范围内，便可有效避免所述测试图形在金属铝刻蚀的同时被损伤，改善键合工艺缺陷。
附图说明
图1所示为本发明改善超薄堆栈器件之键合工艺缺陷的方法流程图；
图2所示为本发明改善超薄堆栈器件之键合工艺缺陷的方法阶段性结构俯视图。
具体实施方式
为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。
CMOS图像传感器(CMOS Image Sensor Device,CIS)诞生于20世纪70年代，之后随着超大规模集成技术的飞速发展，CMOS图像传感器工艺也不断提高，并以其成本小、功耗低、集成度高等优点逐步取代电荷耦合成像器件CCD(Charge Coupled Device,CCD)成为主流。同时，超薄堆栈(Ultra Thin Stack,UTS)工艺作为CMOS图像传感器产品的高新技术，亦受到国内外各先进图像芯片设计公司的大力追捧。
较传统的CMOS芯片，超薄堆栈工艺可以大幅度缩小芯片面积，并同时获得更高像素，更优的图像处理能力。另一方面，超薄堆栈工艺实现了像素与逻辑电路部分的分离，进而使得工艺灵活性大大提高。
但是，相比传统的CMOS芯片，像素和逻辑电路硅片的键合作为超薄堆栈工艺的一道新增工序，却会为超薄堆栈器件的制备带来一定的品质风险。例如，对于无浅沟道隔离槽的像素晶圆，其测试图形区域在后续键合工艺的金属铝刻蚀过程中，由于没有浅沟道隔离氧化层的阻挡，势必导致第一层铜金属测试图形区域损伤，并产生剥离缺陷(PeelingDefect)。
请参阅图1，图1所示为本发明改善超薄堆栈器件之键合工艺缺陷的方法流程图。所述改善超薄堆栈器件之键合工艺缺陷的方法，包括：
执行步骤S1：提供具有第一金属测试图形的硅基衬底，并在所述硅基衬底上形成各功能膜层；
执行步骤S2：对具有各功能膜层之硅基衬底进行至少包括金属铝刻蚀的超薄堆栈器件之各制备工艺，且所述测试图形位于所述金属铝刻蚀图形之范围内。
明显地，在超薄堆栈器件之各制备工艺中，所述测试图形位于所述金属铝刻蚀图形之范围内即可有效避免所述测试图形在金属铝刻蚀的同时被损伤，改善键合工艺缺陷。
为了更直观的揭露本发明之技术方案，凸显本发明之有益效果，现结合具体实施方式为例，对本发明改善超薄堆栈器件之键合工艺缺陷的方法和工作原理进行阐述。在具体实施方式中，所述超薄堆栈器件之各功能膜层的材料、厚度，以及制备工艺等仅为列举，不应视为对本发明技术方案的限制。作为具体的实施方式，非限制性地，所述超薄堆栈器件无浅沟道隔离槽。
请参阅图2，并结合参阅图1，图2所示为本发明改善超薄堆栈器件之键合工艺缺陷的方法阶段性结构俯视图。所述改善超薄堆栈器件之键合工艺缺陷的方法，包括：
执行步骤S1：提供具有第一金属测试图形11的硅基衬底10，并在所述硅基衬底10上形成各功能膜层(未图示)；
执行步骤S2：对具有各功能膜层之硅基衬底10进行至少包括金属铝刻蚀的超薄堆栈器件之各制备工艺，且所述测试图形11位于所述金属铝刻蚀图形12之范围内。
作为本领域技术人员，不难理解地，所述金属铝刻蚀图形12范围内之测试图形11的大小可根据测试需要进行设置。例如，所述测试图形11大小为在满足测试需要的前提下之最小面积。更具体地，所述测试图形11之大小小于所述金属铝刻蚀图形12之大小。或者，所述测试图形11之形状小于所述金属铝刻蚀图形12之形状。亦或者，所述测试图形11及其金属连线(未图示)均位于所述金属铝刻蚀图形12范围内。更进一步地，所述金属连线通过设置在所述金属铝刻蚀图形12内之过孔(未图示)与第二金属(未图示)连接。为了便于理解，在本发明中，从面积而言，定义所述测试图形11和所述金属铝刻蚀图形12之大小；从外观特征而言，定义所述测试图形11和所述金属铝刻蚀图形12之形状。
作为具体地实施方式，例如，为了实现超薄堆栈器件之制备，设置在所述硅基衬底10上之功能膜层包括但不限于第一金属层、层间电介质层、硅膜层、等离子加强氧化物层；所述超薄堆栈器件之制备工艺包括但不限于切割道图形13刻蚀、图形开口14刻蚀、金属铝淀积、金属铝刻蚀图形12刻蚀。所述第一金属层更优选地为金属铜层。
综上所述，本发明改善超薄堆栈器件之键合工艺缺陷的方法通过改变所述测试图形之大小、形状及连接方式，使得所述测试图形位于所述金属铝刻蚀图形之范围内，便可有效避免所述测试图形在金属铝刻蚀的同时被损伤，改善键合工艺缺陷。
本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。

Claims (10)

1.一种改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述改善超薄堆栈器件之键合工艺缺陷的方法，包括：
执行步骤S1：提供具有第一金属测试图形的硅基衬底，并在所述硅基衬底上形成各功能膜层；
执行步骤S2：对具有各功能膜层之硅基衬底进行至少包括金属铝刻蚀的超薄堆栈器件之各制备工艺，且所述测试图形位于金属铝刻蚀图形之范围内。
2.如权利要求1所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述金属铝刻蚀图形范围内之测试图形的大小根据测试需要进行设置。
3.如权利要求1所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述超薄堆栈器件无浅沟道隔离槽。
4.如权利要求1所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述测试图形之大小小于所述金属铝刻蚀图形之大小。
5.如权利要求1所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述测试图形之形状小于所述金属铝刻蚀图形之形状。
6.如权利要求1所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述测试图形及其金属连线均位于所述金属铝刻蚀图形范围内。
7.如权利要求6所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述金属连线通过设置在所述金属铝刻蚀图形内之过孔与第二金属连接。
8.如权利要求1所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述功能膜层包括第一金属层、层间电介质层、硅膜层、等离子加强氧化物层。
9.如权利要求1所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述第一金属的材质为为金属铜。
10.如权利要求1所述的改善超薄堆栈器件之键合工艺缺陷的方法，其特征在于，所述超薄堆栈器件之制备工艺包括切割道图形刻蚀、图形开口刻蚀、金属铝淀积、金属铝刻蚀图形刻蚀。
CN201610212950.XA 2016-04-07 2016-04-07 一种改善超薄堆栈器件之键合工艺缺陷的方法 Active CN105914160B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610212950.XA CN105914160B (zh) 2016-04-07 2016-04-07 一种改善超薄堆栈器件之键合工艺缺陷的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610212950.XA CN105914160B (zh) 2016-04-07 2016-04-07 一种改善超薄堆栈器件之键合工艺缺陷的方法

Publications (2)

Publication Number Publication Date
CN105914160A CN105914160A (zh) 2016-08-31
CN105914160B true CN105914160B (zh) 2018-12-11

Family

ID=56745557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610212950.XA Active CN105914160B (zh) 2016-04-07 2016-04-07 一种改善超薄堆栈器件之键合工艺缺陷的方法

Country Status (1)

Country Link
CN (1) CN105914160B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577933A (en) * 1980-06-19 1982-01-16 Nec Corp Manufacture of semiconductor device
KR20070081640A (ko) * 2006-02-13 2007-08-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102446902B (zh) * 2011-09-08 2015-06-17 上海华力微电子有限公司 一种集成尺寸量测和套刻精度检测的图形结构及检测方法
CN104345484B (zh) * 2014-11-04 2017-03-29 京东方科技集团股份有限公司 测试单元、阵列基板及其制造方法、显示面板和显示装置
CN105140256B (zh) * 2015-09-28 2018-04-06 上海华力微电子有限公司 一种优化堆栈式cis硅片键合的方法

Also Published As

Publication number Publication date
CN105914160A (zh) 2016-08-31

Similar Documents

Publication Publication Date Title
US11705470B2 (en) Image sensor scheme for optical and electrical improvement
US11121166B2 (en) Image sensor device
US8890273B2 (en) Methods and apparatus for an improved reflectivity optical grid for image sensors
US9627426B2 (en) Image sensor device and method for forming the same
US20160141282A1 (en) Method of fabricating multi-substrate semiconductor devices
US10475839B2 (en) Semiconductor device with a radiation sensing region and method for forming the same
US11563048B2 (en) Semiconductor device and method of manufacturing the same
US11075244B2 (en) Die stacked image sensors and related methods
CN106876419A (zh) Cmos图像传感器及其形成方法
CN104485286B (zh) 包含中压sgt结构的mosfet及其制作方法
CN103576039A (zh) 找到连接孔顶部开路的方法
US10269852B2 (en) Vertically integrated three-dimensional CMOS image sensors (3D CIS) bonded with control circuit substrate
CN106252323A (zh) 用于集成互补金属氧化物半导体（cmos）图像传感器工艺的平坦焊盘结构
CN104051424B (zh) 用于连接管芯的互连结构及其制造方法
CN105895648A (zh) 具有金属屏蔽层的集成电路和图像感测器件以及相关制造方法
CN105810696A (zh) 采用背面深沟槽隔离的背照式图像传感器的制作方法
CN105914160B (zh) 一种改善超薄堆栈器件之键合工艺缺陷的方法
CN102891158B (zh) 一种背照式cmos图像传感器的制造方法
CN108630714A (zh) 图像传感器及其形成方法、工作方法
US6780756B1 (en) Etch back of interconnect dielectrics
CN110085608A (zh) 一种高性能cmos成像传感器结构及其制作方法
CN103915462B (zh) 半导体器件制备方法以及堆栈式芯片的制备方法
US10340303B2 (en) Method and apparatus for backside illumination sensor
CN104538451B (zh) 沟槽型双层栅mos及工艺方法
CN106910752B (zh) 一种半导体器件及其制造方法和电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant