CN110085608A - 一种高性能cmos成像传感器结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种高性能CMOS成像传感器结构，包括：并列设于半导体衬底正面上的第一感光区域和电路器件区域，电路器件区域下方的衬底中还设有第二感光区域，第二感光区域通过导电沟槽与位于上方的电路器件区域中的电路器件以及位于旁边的第一感光区域相连；电路器件区域与其下方的第二感光区域之间通过隔离区相隔离，电路器件区域和第一感光区域的外围通过深沟槽隔离结构实现像元间隔离，深沟槽隔离结构的上下两端分别自衬底的正面和背面表面露出；金属互连层设于衬底的正面上，光线自衬底的背面入射。本发明可形成更大的感光面积，并提升产品性能。本发明还公开了一种高性能CMOS成像传感器结构的制作方法。
Description
技术领域
本发明涉及半导体集成电路和传感器技术领域，更具体地，涉及一种高性能CMOS成像传感器结构及其制作方法。
背景技术
传统CMOS成像传感器像元内分为电路器件区域和感光区域。其中，感光区域用于接收外部光线，并产生电信号；电路器件区域则主要是由传统CMOS器件形成的电路，用于将感光区域的电信号引出。
然而，在传统CMOS成像传感器像元结构中，由于电路器件区域占用了像元的一部分面积，因此会影响到像元的感光效果，即降低了像元的填充因子。同时，制作背面CMOS成像传感器时，需要采用大量的背面工艺和专用设备，其成本较高。
因此，需要提出一种高性能CMOS成像传感器技术方案，能够在原有CMOS成像传感器芯片的基础上，形成更大的感光面积，并提升产品性能，同时又可降低制作难度及成本。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种高性能CMOS成像传感器结构及其制作方法。
为实现上述目的，本发明的技术方案如下：
一种高性能CMOS成像传感器结构，包括：
并列设于半导体衬底正面上的第一感光区域和电路器件区域，所述电路器件区域下方的所述衬底中还设有第二感光区域，所述第二感光区域通过导电沟槽与位于上方的所述电路器件区域中的电路器件以及位于旁边的第一感光区域相连；
其中，所述电路器件区域与其下方的第二感光区域之间通过隔离区相隔离，所述电路器件区域和第一感光区域的外围通过深沟槽隔离结构实现像元间隔离，所述深沟槽隔离结构的上下两端分别自所述衬底的正面和背面表面露出；
其中，金属互连层设于所述衬底的正面上，光线自所述衬底的背面入射。
进一步地，所述第一感光区域形成有第一感光pn器件，所述第二感光区域形成有第二感光pn器件，所述电路器件区域形成有多个电路器件，所述第一感光pn器件和第二感光pn器件通过所述导电沟槽与所述电路器件区域中一个对应电路器件的源/漏端相连接。
进一步地，所述导电沟槽位于所述衬底中，所述导电沟槽的上端和下端分别接触所述第一感光pn器件和第二感光pn器件。
进一步地，所述导电沟槽内填充有掺杂导电多晶硅，并经过扩散处理。
进一步地，所述隔离区为氧离子注入隔离层。
进一步地，所述深沟槽隔离结构的下端通过对所述衬底的背面进行减薄而露出。
进一步地，所述电路器件为MOS晶体管。
进一步地，所述金属互连层设于所述衬底正面上的层间介质层中，所述层间介质层的表面设有连接所述金属互连层的PAD层。
一种高性能CMOS成像传感器结构的制作方法，包括以下步骤：
提供一半导体衬底，在所述衬底的正面上形成用于像元间隔离的深沟槽隔离结构；
在深沟槽隔离结构以内的所述衬底的正面上形成用于导电的沟槽；
在所述沟槽一侧的所述衬底的正面上形成第一感光区域，包括形成第一感光pn器件，并在所述沟槽另一侧用于形成电路器件区域下方的所述衬底中形成第二感光区域，包括形成第二感光pn器件；
在所述第二感光区域的上方形成隔离区；
对所述沟槽进行掺杂导电多晶硅的填充，并进行扩散处理，形成导电沟槽，使所述第一感光pn器件通过导电沟槽与第二感光pn器件相连；
在所述隔离区上方的所述衬底的正面上形成电路器件区域，包括在所述电路器件区域中形成多个电路器件的栅极及其源/漏端，并使其中一个对应电路器件的源/漏端与所述导电沟槽相连；
在所述衬底的正面表面上形成层间介质层，在所述层间介质层中形成金属互连层，以及在所述层间介质层的表面形成连接所述金属互连层的PAD层；
对所述衬底的背面进行减薄处理，停止在所述深沟槽隔离结构的底部，使第一感光区域和第二感光区域露出于所述衬底的背面表面。
进一步地，自所述衬底的正面表面向下对所述衬底进行多道次不同种类和不同类型离子的注入，自上而下在所述衬底中分别形成位于所述第一感光区域的第一感光pn器件，以及位于所述电路器件区域的隔离区和第二感光pn器件。
从上述技术方案可以看出，本发明利用正面感光CMOS成像传感器技术，在像元中电路器件区域下方也形成感光区域(第二感光区域)，并通过氧离子注入形成SIMOX隔离区，SIMOX下方是通过注入形成的第二感光pn结部分，从而将电路器件与下方的第二感光区域相隔离；并通过正面沟槽刻蚀后，填充掺杂多晶硅，经扩散后将电路器件区域旁边的第一感光区域和电路器件区域下方的第二感光区域连接在一起，并与某个器件的源漏端相连接；相邻两个个像元之间通过深沟槽隔离来实现彼此的隔离，深沟槽隔离通过硅片正面工艺实现，其沟槽深度控制在衬底内部，然后通过背面减薄将衬底下表面推到深沟槽隔离底部。这样在原有CMOS成像传感器芯片的基础上，可以形成更大的感光面积，并提升产品性能，而且可与CMOS正面工艺兼容，不需要使用专用设备，降低了制作难度，从而有效降低了成本。
附图说明
图1是本发明一较佳实施例的一种高性能CMOS成像传感器结构示意图。
图2是本发明另一较佳实施例的一种高性能CMOS成像传感器结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参考图1，图1是本发明一较佳实施例的一种高性能CMOS成像传感器结构示意图。如图1所示，本发明的一种高性能CMOS成像传感器结构，其每个像元包括：并列设于半导体衬底10正面上的第一感光区域A和电路器件区域B。其中，第一感光区域A即像元中的常规用于设置感光器件的区域；电路器件区域B即像元中的常规用于设置CMOS电路器件的区域；电路器件区域B可设置多个CMOS电路器件16，电路器件16可采用通常的MOS晶体管，以实现对感光器件的选取和复位，以及控制信号的存储、放大和读出。
请参考图1。每个电路器件16可包括设于半导体衬底10正面上的栅极结构17；栅极结构17可采用多层叠层的结构形式。在栅极17两侧的衬底10中设有源端和漏端15。关于电路器件区域B及其电路器件16的更多知识，可参考现有技术加以理解。
由电路器件区域B和第一感光区域A组成的每一个像元的外围，都通过深沟槽隔离结构22实现像元间的隔离。
请参考图1。本发明中，在电路器件区域B下方的衬底10中，还设有第二感光区域，第二感光区域也用于设置CMOS感光器件。其中，第一感光区域A形成有第一感光pn器件(感光pn结)20、21，第二感光区域形成有第二感光pn器件(感光pn结)12、11。第二感光区域通过导电沟槽14与位于第二感光区域上方的电路器件区域B中的电路器件16以及位于电路器件区域B旁边的第一感光区域A同时相连。具体地，即第一感光pn器件20、21和第二感光pn器件12、11可通过导电沟槽14与电路器件区域B中一个对应电路器件16的源端或漏端15相连接。
这样，在原有CMOS成像传感器芯片的基础上，可以形成更大的感光面积，并提升产品性能。
导电沟槽14自衬底10的正面表面向下进入衬底10中；导电沟槽14的上端和下端分别接触第一感光pn器件和第二感光pn器件。例如，导电沟槽14的上端(上侧)可连接第一感光pn器件20、21的n(p)型器件端20，导电沟槽14的下端可连接第二感光pn器件12、11的n(p)型器件端12；导电沟槽14的上端(上侧)还同时连接一个对应电路器件16的n(p)型源端或漏端15。这样，第一感光pn器件20、21和第二感光pn器件12、11与电路器件16之间就可通过导电沟槽14实现电学连接。
导电沟槽14内可填充掺杂导电多晶硅，并经过扩散处理，以增强导电沟槽14与第一感光pn器件20、21、第二感光pn器件12、11和电路器件16之间的电学连接效果。导电沟槽14内导电多晶硅的掺杂类型与第一感光pn器件20、21、第二感光pn器件12、11的n(p)型器件端20、12以及电路器件16的n(p)型源端或漏端15的掺杂类型相一致。
请参考图2，其显示上述感光Pn结的另外一边。第一感光pn器件20、21、第二感光pn器件12、11另外一边的电连接可通过另外一个导电沟槽14’来实现。即可通过该导电沟槽14’的上端(上侧)同时连接第一感光pn器件20、21的p(n)型器件端21和另一个对应电路器件16的p(n)型源端或漏端15’，通过导电沟槽14’的下端连接第二感光pn器件12、11的p(n)型器件端11。此时，该导电沟槽14’与第一感光pn器件20、21和第二感光pn器件12、11的n(p)型器件端20、12是相隔离设置的。
请继续参考图1。电路器件区域B与位于电路器件区域B下方的第二感光区域之间通过隔离区13相隔离。隔离区13可以采用通过氧离子注入隔离法(SIMOX)所形成的SIMOX隔离层13。本发明不限于此。
请参考图1。深沟槽隔离结构22的上下两端分别自衬底10的正面和背面表面露出。其中，原有深沟槽隔离结构22的开口设于衬底10的正面表面上，并向下进入到衬底10内部，即深沟槽隔离结构22的底部位于不低于或接近第一感光pn器件20、21和第二感光pn器件12、11底端的位置(即第一感光pn器件20、21的p(n)型器件端21和第二感光pn器件12、11的p(n)型器件端11的底部)。然后，通过对衬底10的背面进行减薄，而使深沟槽隔离结构22的底部露出于衬底10的背面表面，同时使得第一感光pn器件20、21和第二感光pn器件12、11的底端也露出(或接近)于衬底10的背面表面。这样不但实现了器件的良好隔离，增强了背面感光的效果，同时也降低了工艺的难度。
请继续参考图1。在衬底10的正面表面上还设有层间介质层19。在层间介质层19中设有金属互连层；在层间介质层19的表面上还设有PAD层18。PAD层18连接金属互连层。
由本发明高性能CMOS成像传感器结构制作的CMOS成像传感器使用时，衬底10的背面作为外部光线的入射面(感光面)，即光线自衬底10的背面入射CMOS成像传感器。这样，整个像元的面积几乎都可用来形成感光面，从而显著提高了像元的填充因子，而且避免了通常的背面工艺，大大降低了成本。
下面通过具体实施方式并结合附图1(图2)，对本发明的一种高性能CMOS成像传感器结构的制作方法进行详细说明。
本发明的一种高性能CMOS成像传感器结构的制作方法，可用于制作上述的高性能CMOS成像传感器结构，并可包括以下步骤：
首先，可通过硅片正面工艺，在例如一个硅衬底10的正面上，采用光刻和刻蚀工艺形成用于像元间隔离的深沟槽隔离结构22。深沟槽22的深度控制在衬底10内部，并填充有介质材料。
其次，在深沟槽隔离结构22以内的衬底10的正面上，采用光刻和刻蚀工艺形成用于导电的沟槽。该沟槽的两侧用于分别形成像元的感光区域A和电路器件区域B。
接着，在沟槽一侧的衬底10的正面上，可采用常规注入方式形成第一感光区域A，包括形成第一感光pn器件20、21。在沟槽另一侧的用于形成电路器件区域B下方的衬底10中的预定深度位置，同样采用注入方式形成第二感光区域，包括形成第二感光pn器件12、11。
然后，在第二感光区域的上方，可通过氧离子注入形成SIMOX隔离区(隔离层)13，以便将第二感光pn器件12、11与上方后续需要制作的器件16进行隔离。
形成第一感光pn器件20、21、第二感光pn器件12、11和SIMOX隔离区13时，可对衬底10进行多道次的注入。
之后，对沟槽进行掺杂导电多晶硅的填充，并进行扩散处理，形成导电沟槽14(14’)。其掺杂类型与第一感光pn器件20、21、第二感光pn器件12、11的n(p)型器件端20、12(p(n)型器件端21、11)的掺杂类型相一致。经扩散后，使第一感光pn器件20、21通过导电沟槽14(14’)与第二感光pn器件12、11连接在一起。
接着，在隔离区13上方的衬底10的正面上，采用CMOS常规工艺形成电路器件区域B，包括在电路器件区域B中形成多个电路器件16(例如传输管、复位管、源极跟随管等)的栅极17(17’)及其源/漏端15(15’)，并使其中一个对应电路器件16的n(p)型源/漏端15与导电沟槽14相连；该对应电路器件16的源/漏端15的掺杂类型与第一感光pn器件20、21、第二感光pn器件12、11的n(p)型器件端20、12的掺杂类型相一致。以及使另一个对应电路器件16的p(n)型源/漏端15’与导电沟槽14’相连；该对应电路器件16的源/漏端15’的掺杂类型与第一感光pn器件20、21、第二感光pn器件12、11的p(n)型器件端21、11的掺杂类型相一致。
接着，在衬底10的正面表面上淀积形成层间介质层19，以及在层间介质层19中采用金属互连工艺形成金属互连层，在层间介质层19的表面形成连接金属互连层的PAD层18等。
然后，将衬底10翻转，对衬底10的背面进行减薄处理。减薄时停止在深沟槽隔离结构22的底部，即将衬底10的背面表面推到深沟槽隔离22的底部，使第一感光区域A和第二感光区域露出于(或接近于)衬底10的背面表面。
最后，还可进一步制作CMOS成像传感器的其他结构，例如滤镜层和微透镜等。
综上所述，本发明利用正面感光CMOS成像传感器技术，在像元中电路器件区域下方也形成感光区域(第二感光区域)，并通过氧离子注入形成SIMOX隔离区，SIMOX下方是通过注入形成的第二感光pn结部分，从而将电路器件与下方的第二感光区域相隔离；并通过正面沟槽刻蚀后，填充掺杂多晶硅，经扩散后将电路器件区域旁边的第一感光区域和电路器件区域下方的第二感光区域连接在一起，并与某个器件的源漏端相连接；相邻两个个像元之间通过深沟槽隔离来实现彼此的隔离，深沟槽隔离通过硅片正面工艺实现，其沟槽深度控制在衬底内部，然后通过背面减薄将衬底下表面推到深沟槽隔离底部。这样在原有CMOS成像传感器芯片的基础上，可以形成更大的感光面积，并提升产品性能，而且可与CMOS正面工艺兼容，不需要使用专用设备，降低了制作难度，从而有效降低了成本。
以上的仅为本发明的优选实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种高性能CMOS成像传感器结构，其特征在于，包括：
并列设于半导体衬底正面上的第一感光区域和电路器件区域，所述电路器件区域下方的所述衬底中还设有第二感光区域，所述第二感光区域通过导电沟槽与位于上方的所述电路器件区域中的电路器件以及位于旁边的第一感光区域相连；
其中，所述电路器件区域与其下方的第二感光区域之间通过隔离区相隔离，所述电路器件区域和第一感光区域的外围通过深沟槽隔离结构实现像元间隔离，所述深沟槽隔离结构的上下两端分别自所述衬底的正面和背面表面露出；
其中，金属互连层设于所述衬底的正面上，光线自所述衬底的背面入射。
2.根据权利要求1所述的高性能CMOS成像传感器结构，其特征在于，所述第一感光区域形成有第一感光pn器件，所述第二感光区域形成有第二感光pn器件，所述电路器件区域形成有多个电路器件，所述第一感光pn器件和第二感光pn器件通过所述导电沟槽与所述电路器件区域中一个对应电路器件的源/漏端相连接。
3.根据权利要求2所述的高性能CMOS成像传感器结构，其特征在于，所述导电沟槽位于所述衬底中，所述导电沟槽的上端和下端分别接触所述第一感光pn器件和第二感光pn器件。
4.根据权利要求1-3任一所述的高性能CMOS成像传感器结构，其特征在于，所述导电沟槽内填充有掺杂导电多晶硅，并经过扩散处理。
5.根据权利要求1所述的高性能CMOS成像传感器结构，其特征在于，所述隔离区为氧离子注入隔离层。
6.根据权利要求1所述的高性能CMOS成像传感器结构，其特征在于，所述深沟槽隔离结构的下端通过对所述衬底的背面进行减薄而露出。
7.根据权利要求1所述的高性能CMOS成像传感器结构，其特征在于，所述电路器件为MOS晶体管。
8.根据权利要求7所述的高性能CMOS成像传感器结构，其特征在于，所述金属互连层设于所述衬底正面上的层间介质层中，所述层间介质层的表面设有连接所述金属互连层的PAD层。
9.一种高性能CMOS成像传感器结构的制作方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述衬底的正面上形成用于像元间隔离的深沟槽隔离结构；
在深沟槽隔离结构以内的所述衬底的正面上形成用于导电的沟槽；
在所述沟槽一侧的所述衬底的正面上形成第一感光区域，包括形成第一感光pn器件，并在所述沟槽另一侧用于形成电路器件区域下方的所述衬底中形成第二感光区域，包括形成第二感光pn器件；
在所述第二感光区域的上方形成隔离区；
对所述沟槽进行掺杂导电多晶硅的填充，并进行扩散处理，形成导电沟槽，使所述第一感光pn器件通过导电沟槽与第二感光pn器件相连；
在所述隔离区上方的所述衬底的正面上形成电路器件区域，包括在所述电路器件区域中形成多个电路器件的栅极及其源/漏端，并使其中一个对应电路器件的源/漏端与所述导电沟槽相连；
在所述衬底的正面表面上形成层间介质层，在所述层间介质层中形成金属互连层，以及在所述层间介质层的表面形成连接所述金属互连层的PAD层；
对所述衬底的背面进行减薄处理，停止在所述深沟槽隔离结构的底部，使第一感光区域和第二感光区域露出于所述衬底的背面表面。
10.根据权利要求9所述的高性能CMOS成像传感器结构的制作方法，其特征在于，自所述衬底的正面表面向下对所述衬底进行多道次不同种类和不同类型离子的注入，自上而下在所述衬底中分别形成位于所述第一感光区域的第一感光pn器件，以及位于所述电路器件区域的隔离区和第二感光pn器件。
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| US20100220228A1 (en) * | 2008-07-11 | 2010-09-02 | Yusuke Otake | Solid-state image sensor |
| CN102214669A (zh) * | 2010-04-08 | 2011-10-12 | 索尼公司 | 固态成像器件及其制造方法和电子设备 |
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2019
- 2019-03-12 CN CN201910183135.9A patent/CN110085608B/zh active Active
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