CN108133943A - 具有由掺杂半导体材料制成的互连的堆叠图像传感器 - Google Patents
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Abstract
一种图像传感器包括第一半导体衬底，该第一半导体衬底支撑光电二极管以及转移晶体管的源极区。该第一半导体衬底上的第一互连级包括在该第一半导体衬底上的互连电介质层以及在该互连电介质层上方的互连线路层。支撑读出晶体管的第二半导体衬底安装在该第一半导体衬底和该第一互连级上方。该第一互连级进一步包括与该第一半导体衬底中的该源极区物理接触且电接触的第一掺杂半导体材料电连接，该第一掺杂半导体材料电连接穿过该互连电介质层和这些互连线路层以便电连接至这些读出晶体管中的至少一个晶体管。
Description
技术领域
本公开涉及图像传感器，并且更具体地涉及使用三维(3D)堆叠构型的图像传感器。
背景技术
在图像传感器电路中，常见的设计目标是减小每个像素的大小从而使得可以在给定区域中形成更大的像素阵列。实现此目标的一种解决方案是以三维(3D)堆叠构型实施图像传感器。在这种构型中，像素电路的第一部分被集成到第一半导体衬底上并且像素电路的第二部分被集成到第二半导体衬底上。第一半导体衬底和第二半导体衬底堆叠在彼此上方，在这两个衬底之间形成了适当的电路互连。
然而，一些用于完成整体电路制作的加工步骤可能引起一些问题。例如，与对在上部半导体衬底上制作电路相关地执行的高温加工可能对与下部半导体衬底相关联的电路产生不利影响。作为示例，高温加工将引起互连损坏，像互连线路铜迁移和通过铜扩散阻挡层的扩散。
发明内容
在实施例中，一种图像传感器包括：第一半导体衬底，该第一半导体衬底包括光电二极管以及转移晶体管的源极区；第一互连级，该第一互连级在该第一半导体衬底上，该第一互连级包括：该第一半导体衬底上的互连电介质层以及该互连电介质层上方的多个互连线路层；以及第二半导体衬底，该第二半导体衬底支撑多个读出晶体管，该第二半导体衬底安装在该第一半导体衬底和该第一互连级上方。该第一互连级进一步包括与该第一半导体衬底中的该源极区物理接触且电接触的第一掺杂半导体材料电连接，该第一掺杂半导体材料电连接穿过该互连电介质层和该多个互连线路层以便电连接至该多个读出晶体管中的至少一个晶体管。
附图说明
前述和其他特征及优点将在以下具体实施例的非限制性描述中结合所附附图进行详细描述，其中：
图1为图像传感器的卷帘快门型像素电路的电路图；
图2为图像传感器的全局快门型像素电路的电路图；
图3展示了对图1像素电路的示例分割；
图4展示了对图2像素电路的示例分割；
图5A和图5B示出了集成电路晶体管的横截面；
图6示出了像图1和图3的图像像素的图像像素的横截面；以及
图7A和图7B示出了像图2和图4的图像像素的图像像素的横截面。
具体实施方式
在各种附图中，相同的元件已被指定有相同的参考号，进而，各种附图并不按比例绘制。为清楚起见，仅仅示出了并详细描述了对理解所描述的实施例有用的那些步骤和元件。
在以下描述中，术语“上部”“下部”“竖直”“水平”等指的是相应附图中的有关元件的取向，应当理解，在实践中，不同附图中所示出的像素可以以不同的方式来定向。除非另外说明，术语“基本上”和表述“大约”意指10％以内，优选地，5％以内，并且第一元件“搁置在”第二元件上或“涂覆”第二元件意指第一元件和第二元件彼此接触。
图1示出了图像传感器的卷帘快门型像素电路的电路图。光电二极管D通过N沟道MOS转移晶体管T1(栅极连接至端子TG1)连接至感测节点S。读取电路包括复位N沟道MOS晶体管T3(其栅极连接至插置在电源轨Vdd与感测节点S之间的端子RST)以及两个串联的N沟道MOS晶体管T4和T5。晶体管T4的漏极连接至电源轨Vdd。晶体管T5的源极连接至输出端子P，该输出端子自身连接至处理电路(未示出)。晶体管T4的栅极(被装配为源极跟随器)连接至感测节点S，晶体管T4的源极连接至晶体管T5的漏极。晶体管T5的栅极(被配置为读取晶体管)连接至端子RD。通常，端子TG1、RST和RD处的控制信号由图像传感器的一个或多个控制电路(未示出)供应并且可以被提供给图像传感器的像素阵列的同一行的所有像素。
在操作中，在集成阶段期间，像素接收照射并将光生电荷存储在光电二极管D中。读取阶段包括转移操作，在该转移操作期间，晶体管T1响应于端子TG1处的控制信号而被接通，并且存储在光电二极管D中的光生电荷被转移到感测节点S。一旦已经执行了转移操作，晶体管T1就被断开。然后，在读取操作期间，读取节点S的电压。此电压表示在集成阶段期间所光生的电荷的量并形成像素的输出信号。该电压由源极跟随器晶体管T4和读取晶体管T5(响应于端子RD处的控制信号)而传递到输出端P。因为针对阵列的一行中的所有像素的转移操作和读取操作是在其他像素行连续执行之前进行的，所以这种传感器被称为卷帘快门型。因此，阵列的行捕获场景，但是有时相对于彼此发生移位。
图2示出了图像传感器的全局快门型像素电路的电路图。光电二极管D通过第一N沟道MOS转移晶体管T1(其栅极连接至端子TG1)以及第二N沟道MOS转移晶体管T2(其栅极连接至端子TG2)而连接至感测节点S。第一转移晶体管T1和第二转移晶体管T2的源极-漏极路径被串联连接在存储器节点M处。读取电路包括复位N沟道MOS晶体管T3(其栅极连接至插置在电源轨Vdd与感测节点S之间的端子RST)以及两个串联的N沟道MOS晶体管T4和T5。晶体管T4的漏极连接至电源轨Vdd。晶体管T5的源极连接至端子P，该端子自身连接至处理电路(未示出)。晶体管T4的栅极(被装配为源极跟随器)连接至感测节点S，晶体管T4的源极连接至晶体管T5的漏极。晶体管T5的栅极(被配置为读取晶体管)连接至端子RD。通常，端子TG1、TG2、RST以及RD处的控制信号由图像传感器的一个或多个控制电路(未示出)供应并且可以被提供给图像传感器的像素阵列的同一行的所有像素。
在操作中，在集成阶段期间，像素接收照射并将光生电荷存储在光电二极管D中。读取阶段包括转移操作，在该转移操作期间，晶体管T1响应于端子TG1处的控制信号而被接通，并且存储在光电二极管D中的光生电荷被转移到存储器节点M。对阵列中的所有像素同时执行此转移操作，这使得图像传感器能够将完整图像存储在传感器的所有存储器节点M中。一旦已经执行了转移操作，晶体管T1就被断开并且可以在读取阶段继续的同时开始新的集成阶段。然后，读取阶段的继续包括附加转移操作，在该附加转移操作期间，晶体管T2响应于端子TG2处的控制信号而被接通，并且存储在存储器节点M中的电荷被转移到感测节点S。然后，在读取操作期间，读取节点S的电压。此电压表示在集成阶段期间所光生的电荷的量并形成像素的输出信号。该电压由源极跟随器晶体管T4和读取晶体管T5(响应于端子RD处的控制信号)而传递到输出端P。由于完整图像被存储在传感器的所有存储器节点M中的事实，所以此电路提供不具有由于时间偏移而引起的缺陷的图像，这些时间偏移可能在从卷帘快门型图像传感器中获得的图像中发生。然而，如与卷帘快门型像素相比较的，在全局快门型像素中，有必要进一步提供存储器节点和附加转移晶体管。
在使用三维(3D)堆叠构型来实施图像传感器时，必须将像素电路分割成被集成到第一半导体衬底上的第一部分和被集成到第二半导体衬底上的第二部分。图3展示了图1像素电路的示例分割并且图4展示了图2像素电路的示例分割。图3和图4中的每个图包括第一半导体衬底10和第二半导体衬底12。衬底10和12可以属于适合于给定的应用和电路实施方式的任何类型(体型、绝缘体上硅(SOI)型等)。提供了第一衬底10的第一互连级14并且提供了第二衬底12的第二互连级16。每个互连级14和16可以包括多个层(例如，互连(预金属化)电介质层、绝缘层、互连线路层或金属化层等)。在第一半导体衬底10上提供了第一互连级14。在第一互连级14上提供了第二半导体衬底12。在第二半导体衬底12上提供了第二互连级16。
在图3和图4中示出了具有互连的示意性电路符号以展示示例电路分割。所展示的实施方式用于背照式设备，在背照式设备中，在第一衬底10的底面接收光。然而，这仅是通过示例的方式。
对于图3以及图1的像素电路，在第一半导体衬底10中提供了光电二极管D和晶体管T1的源极区和漏极区以及感测节点S的掺杂区/扩散，而在第二半导体衬底12中提供了晶体管T3、T4和T5的源极区和漏极区的掺杂区/扩散。在第一互连级14中提供了晶体管T1的栅极电极以及针对接地(Gnd)、端子TG1以及感测节点S的电连接，而在第二互连级16中提供了晶体管T3、T4和T5的栅极以及针对电源电压(Vdd)的电连接、针对接地(Gnd)、端子RST和RD、感测节点S以及输出端P的电连接。
对于图4以及图2的像素电路，在第一半导体衬底10中提供了光电二极管D、晶体管T1和T2的源极区和漏极区、存储器节点M以及感测节点S的掺杂区/扩散，而在第二半导体衬底12中提供了晶体管T3、T4和T5的源极区和漏极区的掺杂区/扩散。在第一互连级14中提供了晶体管T1和T2的栅极以及针对接地(Gnd)、端子TG1、端子TG2以及感测节点S的电连接，而在第二互连级16中提供了晶体管T3、T4和T5的栅极以及针对电源电压(Vdd)的电连接、用于接地(Gnd)、端子RST和RD、感测节点S以及输出端P的电连接。
第一互连级和第二互连级14和16中的电连接常规地由绝缘材料所包围的金属材料构成。例如，在层14和16的绝缘互连(例如，预金属化)电介质层中，具有硅化物的钨插头通常用于与衬底10和12的掺杂区/扩散电接触。此外，在层14和16的一个或多个互连线路(例如，金属化)层中，铝和/或铜通常用于对线路和通孔进行布线以便将电路彼此互连并将其互连至电源线。例如，参见美国专利申请公开号2007/0018075(通过引用结合在此)。
然而，在图3和图4的实施例中，至少第一互连级14中的电连接相反由掺杂半导体材料连接提供。用于每个掺杂半导体材料连接的掺杂剂类型与用于掺杂区/扩散的掺杂剂类型相匹配，掺杂半导体材料连接与该掺杂区/扩散物理接触且电接触。
对于图3，图1像素电路的由第一衬底10支撑的部分包括例如光电二极管D的阳极处的p型掺杂区30以及晶体管TG1的漏极处的n型掺杂区32。因此，第一互连级14中与p型掺杂区30物理接触且电接触的电连接34由p型掺杂半导体材料制成。因此，第一互连级14中与n型掺杂区32物理接触且电接触的电连接36由n型掺杂半导体材料制成。此外，图1像素电路的由第一互连级14支撑的部分包括例如形成晶体管T1的栅极电极(例如，多晶硅栅极)的掺杂区38(如电路设计所期望的p型或n型)。相应地，第一互连级14中与掺杂区38物理接触且电接触的电连接40由相同类型的掺杂半导体材料制成。
对于图4，图2像素电路的由第一衬底10支撑的部分包括例如光电二极管D的阳极处的p型掺杂区30以及晶体管TG2的漏极处的n型掺杂区42。因此，第一互连级14中与p型掺杂区30物理接触且电接触的电连接34由p型掺杂半导体材料制成。因此，第一互连级14中与n型掺杂区42物理接触且电接触的电连接44由n型掺杂半导体材料制成。此外，图1像素电路的由第一互连级14支撑的部分包括例如形成晶体管T1的栅极电极(例如，多晶硅栅极)的掺杂区46(如电路设计所期望的p型或n型)以及形成晶体管T2的栅极电极(例如，多晶硅栅极)的掺杂区48(如电路设计所期望的p型或n型)。相应地，第一互连级14中与掺杂区46物理接触且电接触的电连接50由相同类型的掺杂半导体材料制成。同样地，第一互连级14中与掺杂区48物理接触且电接触的电连接52相应地由相同类型的掺杂半导体材料制成。
用于各个电连接(34、36、40、44、50和52)的掺杂半导体材料可以包括外延生长的半导体材料、化学气相淀积(CVD)非晶态半导体材料或者CVD多晶硅半导体材料。使用诸如氧化物沉积、触点或沟槽线蚀刻、触点或沟槽线掺杂半导体填充、掺杂半导体化学机械抛光(CMP)等步骤的镶嵌工艺可以被用于形成掺杂半导体材料电连接34、36、40、44、50和52。
将指出的是，相比如常规地在本领域中进行的那样由金属材料(钨、铜、铝)制成的情况，掺杂半导体材料电连接(34、36、40、44、50和52)将展现出更高的电阻率。然而，此增大的电阻率相对于像素读出速度而言在图像传感器电路中的影响很小。另外，将掺杂半导体材料用于第一互连级14中的电连接(34、36、40、44、50和52)的超过任何增大电阻率缺点，因为这种掺杂半导体材料电连接与用于3D堆叠构型的制作的随后高温(例如，＞900℃)工艺步骤相配。
在图3和图4中所示出的实施方式中的每一种实施方式中，存在以参考号58来示出的必须穿过第二半导体衬底12的电连接。在实施例中，此电连接58可以由金属(例如，钨)沉淀物制成。于2016年9月26日提交的专利号为15/275,619的共同未决的美国申请(通过引用结合)中所描述的工艺技术可以用于形成电连接58。电连接58可以例如通过延伸穿过绝缘区的导电金属插头制作。在替代性实施方式中，电连接58可以被形成为硅通孔(TSV)结构。在用于产生电连接58的工艺的实施方式中，形成穿过衬底12的蚀刻开口，例如，与浅沟槽隔离(STI)或其他隔离结构对准，以便到达第一互连级14的顶部及其掺杂半导体材料电连接(36，44)。然后，使用采用具有钨填充物的Ti和TiN阻挡层的形式的电连接58来填充蚀刻开口。
第二互连级16中的电连接常规地由绝缘材料所包围的金属材料形成。可替代地，可以使用如相对于第一互连级14而示出的以及以上所描述的掺杂半导体材料来形成第二互连级16中的电连接。再次，第二互连级16中的掺杂半导体材料电连接的掺杂剂类型将与衬底12或层16的掺杂区/扩散的掺杂剂类型相匹配，该掺杂半导体材料连接与该掺杂区/扩散物理接触且电接触。
现在参照图5A，该图示出了集成电路晶体管的横截面。晶体管例如可以包括晶体管T1或T2。晶体管由可以例如包括第一衬底10的衬底(SUB)支撑，该衬底掺杂有第一类型掺杂剂(例如，p型掺杂剂)。衬底SUB包括形成晶体管的源极区和漏极区的掺杂区/扩散60和62。掺杂区/扩散60和62掺杂有第二类型掺杂剂(例如，n型掺杂剂)。在源极区与漏极区之间提供衬底SUB的沟道区。在沟道区上方提供晶体管栅极结构。晶体管栅极结构包括栅极氧化物层64和栅极电极66。栅极电极66可以例如包括掺杂有第一(p)型掺杂剂的多晶硅栅极。为了简化图示，未示出晶体管栅极结构的常规侧壁间隔物。在衬底SUB和晶体管栅极结构上方提供互连(例如，预金属化)电介质层(IDL)。在互连电介质层IDL的顶部提供多个互连线路层L1、L2。互连电介质层IDL和多个互连线路层L1、L2形成例如第一互连级14。
第一互连级14中的电连接由掺杂半导体材料连接提供。用于每个掺杂半导体材料连接的掺杂剂类型与用于掺杂区/扩散的掺杂剂类型相匹配，掺杂半导体材料连接与该掺杂区/扩散物理接触且电接触。在图5A的示例中，存在晶体管源极区60的相应地由n型掺杂半导体材料(与用于源极区60的掺杂剂相匹配)制成的第一掺杂半导体材料连接70。此第一掺杂半导体材料连接70包括穿过互连电介质层IDL的第一部分以及在第一互连线路层L1处的第二部分。此第一掺杂半导体材料连接70可以例如包括电连接36或者44(并且因此进一步延伸穿过第二互连线路层L2到达第二衬底12)。还存在晶体管栅极电极66的相应地由p型掺杂半导体材料(与用于多晶硅栅极的掺杂剂相匹配)制成的第二掺杂半导体材料连接72。此第二掺杂半导体材料连接72包括穿过互连电介质层IDL的第一部分、穿过第一互连线路层L1的第二部分以及在第二互连线路层L2处的第三部分。此第二掺杂半导体材料连接72可以例如包括电连接40、50或者52。
除了栅极电极66’包括反而掺杂有第二(n)型掺杂剂的多晶硅栅极之外，图5B类似于图5A。在这种情况下，晶体管栅极电极66’的第二掺杂半导体材料连接72’相应地由n型掺杂半导体材料(与用于多晶硅栅极的掺杂剂相匹配)制成。此第二掺杂半导体材料连接72’包括穿过互连电介质层IDL的第一部分、穿过第一互连线路层L1的第二部分以及在第二互连线路层L2处的第三部分。此第二掺杂半导体材料连接72’可以例如包括电连接40、50或者52。
图5A和图5B中的掺杂半导体材料连接70、72以及72’的路由仅仅是示例路由。将理解的是，可以以任何适当的方式通过互连电介质层IDL和互连线路层L1和L2路由掺杂半导体材料连接。重要的是，第一互连级14中的电连接完全由掺杂半导体材料制成。将进一步理解的是，仅有的两个互连线路层的图示只是示例，并且根据电路复杂性，可能需要更多的互连线路层。再次，重要的是，在所包括的互连线路层中的电连接(无论使用了多少)完全由掺杂半导体材料制成。
现在参照图6，该图示出了类似于图1和图3的电路实施方式的卷帘快门型图像像素的横截面视图。像素包括轻掺杂(2×1015at/cm3)p型硅衬底100(P-)的由绝缘体104绝缘的导电壁102横向界定的部分。导电壁102包括重掺杂(2×1019at/cm3)n型材料。衬底100形成例如第一衬底10。在像素衬底的前表面侧或者上部表面侧上以及在像素的基本上中心的区域中，转移晶体管T1包括由绝缘体108绝缘的竖直环形栅极106。绝缘栅极电极106包括重掺杂(2×1019at/cm3)n型材料并且横向地界定了包括下部轻掺杂p型部分110(P-)以及用作感测节点S的电荷采集区的上重掺杂(1×1020at/cm3)p型部分112(P+)的区域。下部部分或者转移区域110从电荷采集区112向下延伸到基本上等于或者小于栅极106的深度的深度。在衬底100的下表面处安排了重掺杂(5×1017at/cm3)n型层120(N+)以形成光电二极管D。进一步地，使用滤色器122和透镜124来覆盖像素衬底的背面或下表面。此像素属于背照(BSI)型。
在衬底100上方提供了互连电介质层IDL。在互连电介质层IDL的顶部提供了多个互连线路层L1、L2。互连电介质层IDL和多个互连线路层L1、L2形成例如第一互连级14。
第一互连级14中的电连接由掺杂半导体材料连接提供。用于每个掺杂半导体材料连接的掺杂剂类型与用于掺杂区/扩散的掺杂剂类型相匹配，掺杂半导体材料连接与该掺杂区/扩散物理接触且电接触。在图6的示例中，存在导电壁102的由n型掺杂半导体材料制成的第一掺杂半导体材料连接130。此第一掺杂半导体材料连接130包括穿过互连电介质层IDL的第一部分和在第一互连线路层L1处的第二部分。还存在绝缘栅极电极106的由n型掺杂半导体材料制成的第二掺杂半导体材料连接132。此第二掺杂半导体材料连接132包括穿过互连电介质层IDL的第一部分和在第一互连线路层L1处的第二部分(见图3，连接40)。还存在感测节点S的电荷采集区(参考号为112)的由p型掺杂半导体材料制成的第三掺杂半导体材料连接134。此第三掺杂半导体材料连接132包括穿过互连电介质层IDL的第一部分、穿过第一互连线路层L1的第二部分以及在第二互连线路层L2处并延续至第二衬底12的第三部分(见图3，连接36)。
现在参照图7A和图7B，这些图示出了类似于图2和图4的电路实施方式的全局快门型图像像素的正交横截面。相同的参考号指代图6的相同或相似的部件。图7A和图7B的图像像素在以下方面不同于图6的图像像素：
a)绝缘栅极电极102横向地界定了区域，该区域包括下部轻掺杂p型部分110(P-)、用作存储器节点M的电荷采集区的p型部分114(P)、中间n型部分116(N)以及形成于部分116内用作感测节点S的电荷采集区的上部重掺杂(2×1020at/cm3)p型部分112(P+)；以及
b)通过形成晶体管T2的栅极的栅极绝缘体142与衬底100绝缘的水平栅极电极140。电极140和绝缘体142的栅极结构搁置在中间部分116上并且可以在存储器节点部分114的全部或部分的上方延伸。电极140由掺杂多晶硅材料形成。
第一互连级14中的电连接由掺杂半导体材料连接提供。用于每个掺杂半导体材料连接的掺杂剂类型与用于掺杂区/扩散的掺杂剂类型相匹配，掺杂半导体材料连接与该掺杂区/扩散物理接触且电接触。除了在图6中所示出的掺杂半导体材料连接130、132以及134之外(其中，连接134提供了图4连接44)，图7A和图7B的实施方式进一步包括水平栅极电极140的第四掺杂半导体材料连接144。如果水平栅极电极140由p型掺杂多晶硅形成，则第四掺杂半导体材料连接144由p型掺杂半导体材料制成。相反地，如果水平栅极电极140由n型掺杂多晶硅形成，则第四掺杂半导体材料连接144由n型掺杂半导体材料制成。此第四掺杂半导体材料连接144包括穿过互连电介质层IDL的第一部分、穿过第一互连线路层L1的第二部分以及在第二互连线路层L2处并延续至第二衬底12的第三部分(见图4，连接52)。
与现有技术结构相比，在此公开的结构呈现了许多优点，包括：互连级14的高度的减小、插头连接50的高度的减小以及用于制作的更简单蚀刻工艺。
上文描述了具有不同变体的各种实施例。应当指出的是，本领域技术人员可以结合这些各种实施例和变体的各种要素。这种变更、修改和改进旨在作为本公开的一部分，并且旨在在本发明的精神和范围内。因此，前面的描述仅通过示例并非限制性的。本发明仅根据下面的权利要求书及其等效物中所限定的那样进行限制。
Claims (22)
1.一种图像传感器，包括：
第一半导体衬底，所述第一半导体衬底包括光电二极管以及转移晶体管的源极区；
第一互连级，所述第一互连级在所述第一半导体衬底上，所述第一互连级包括：在所述第一半导体衬底上的互连电介质层以及在所述互连电介质层上方的多个互连线路层；以及
第二半导体衬底，所述第二半导体衬底支撑多个读出晶体管，所述第二半导体衬底安装在所述第一半导体衬底和所述第一互连级上方；
其中，所述第一互连级进一步包括与所述第一半导体衬底中的所述源极区物理接触且电接触的第一掺杂半导体材料电连接，所述第一掺杂半导体材料电连接穿过所述互连电介质层和所述多个互连线路层以便电连接至所述多个读出晶体管中的至少一个晶体管。
2.如权利要求1所述的图像传感器，其中，所述源极区掺杂有第一类型掺杂剂，并且其中，所述第一掺杂半导体材料电连接由同样掺杂有所述第一类型掺杂剂的半导体材料制成。
3.如权利要求2所述的图像传感器，其中，所述半导体材料为外延半导体材料。
4.如权利要求2所述的图像传感器，其中，所述半导体材料为多晶硅半导体材料。
5.如权利要求2所述的图像传感器，其中，所述半导体材料为非晶态半导体材料。
6.如权利要求1所述的图像传感器，其中，所述第一互连级进一步包括所述转移晶体管的栅极结构，并且其中，所述第一互连级进一步包括与所述栅极结构的栅极电极物理接触且电接触的第二掺杂半导体材料电连接，所述第二掺杂半导体材料电连接穿过所述互连电介质层以及所述多个互连线路层中的至少一个互连线路层。
7.如权利要求6所述的图像传感器，其中，所述栅极电极由掺杂有第一类型掺杂剂的多晶硅材料制成，并且其中，所述第二掺杂半导体材料电连接由同样掺杂有所述第一类型掺杂剂的半导体材料制成。
8.如权利要求7所述的图像传感器，其中，所述半导体材料为外延半导体材料。
9.如权利要求7所述的图像传感器，其中，所述半导体材料为多晶硅半导体材料。
10.如权利要求7所述的图像传感器，其中，所述半导体材料为非晶态半导体材料。
11.如权利要求1所述的图像传感器，其中，所述第一掺杂半导体材料电连接进一步穿过所述第二半导体衬底。
12.如权利要求11所述的图像传感器，进一步包括：
在所述第二半导体衬底上的第二互连级；并且
其中，所述第二互连级包括在所述第一掺杂半导体材料电连接与所述多个读出晶体管中的所述至少一个晶体管之间的电连接。
13.如权利要求1所述的图像传感器，
其中，所述光电二极管包括掺杂区；并且
其中，所述第一互连级进一步包括与所述光电二极管的所述掺杂区物理接触且电接触的第三掺杂半导体材料电连接，所述第三掺杂半导体材料电连接穿过所述互连电介质层以及所述多个互连线路层中的至少一个互连线路层。
14.如权利要求13所述的图像传感器，其中，所述光电二极管的所述掺杂区掺杂有第一类型掺杂剂，并且其中，所述第三掺杂半导体材料电连接由同样掺杂有所述第一类型掺杂剂的半导体材料制成。
15.如权利要求14所述的图像传感器，其中，所述半导体材料为外延半导体材料。
16.如权利要求14所述的图像传感器，其中，所述半导体材料为多晶硅半导体材料。
17.如权利要求14所述的图像传感器，其中，所述半导体材料为非晶态半导体材料。
18.如权利要求1所述的图像传感器，其中，所述第一半导体衬底进一步包括所述转移晶体管的绝缘竖直环形栅极电极，并且其中，所述第一互连级进一步包括与所述绝缘竖直环形栅极电极物理接触且电接触的第四掺杂半导体材料电连接，所述第四掺杂半导体材料电连接穿过所述互连电介质层以及所述多个互连线路层中的至少一个互连线路层。
19.如权利要求18所述的图像传感器，其中，所述绝缘竖直环形栅极电极由掺杂有第一类型掺杂剂的半导体材料制成，并且其中，所述第四掺杂半导体材料电连接由同样掺杂有所述第一类型掺杂剂的半导体材料制成。
20.如权利要求19所述的图像传感器，其中，所述半导体材料为外延半导体材料。
21.如权利要求19所述的图像传感器，其中，所述半导体材料为多晶硅半导体材料。
22.如权利要求19所述的图像传感器，其中，所述半导体材料为非晶态半导体材料。
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